哪位大神能给具体解释解释网表唯一性？？？？急急急

糖果姐姐

5楼是正解，而且现在的EDA tool对含有Master/Clone的design没办法很好的handle。举个例子，如果我一个module被实例化了很多次，那么也就是这里所说的Master/clone。我们在优化的时候，实际上他们所处的physical的位置是不一样的，boundary上的SDC也是不一样大，但是他们在网表里面对应的却是一个module，在优化的时候，我们必须要做相同的处理。这个目前大部分的tool，都没办法做很好的处理。