DC综合之后做PT 为什么静态时序仿真的结果不同

trippa

回复 2# wendy_suger


   不太明白你的问题什么意思，很明显clk2所在路径组有时序违反，时序违反量很小，可以放在后端pr去修。DC后的网表就拿去做PT结果几乎一样稍微有一点不同。

trippa

回复 5# wendy_suger


   那就是在DC中没有clk2的路径组而在PT中有，那说明分频时钟定义成功。那你先用report_clock查看分频时钟主时钟和分频时钟，然后利用report_timing不加任何选项，来生成每一个路径组的WNS时序报告，看这个里面是否有clk2路径组