Verilog 模块复用求助

wjdb3

比如有一个复用模块，在某个例化时需要添加一两个input/output端口，内部多一些逻辑。能否实现只写一个verilog文件，在例化时通过parameter传参实现区别呢？
内部逻辑可以通过generate实现，但端口的部分怎么实现？还是端口全部申明，不用的例化时悬空不管？

wjdb3

   

zjwsh001 发表于 2024-11-13 14:19
用“·define XXXXXXX”,定义一个宏，然后通过·ifdef  --- `endif;

用define的话，所有例化的该模块的不都有可能会识别到该define吗