digital PLL里面如何保证DCO的控制信号只在两个相邻的code之间跳变？

hezea

请教一下，digital PLL里面如何保证DCO的控制信号只在两个相邻的code之间跳变？

目前仿真出来的瞬态结果里，DCO的code会跳好几个code，导致频率变化比较大，


换一个问法，有哪些方面的因素会影响DCO code的跳变幅度？

hezea

   

lwzunique 发表于 2025-1-2 11:11
什么结构得digital pll？是模型还是实际电路？~~~tdc精度？环路稳定性？干扰？时序问题？ ...

感谢回复，是实际MOS管搭的电路，TDC精度约15ps，参考时钟25MHz，输出500MHz时钟，时序问题已经排除，环路稳定性还在建模中，建模这个有点困难。

hezea

   

tanborui123 发表于 2025-1-2 11:18
可能的原因很多，首先你跑的是模型还是实际电路？环路滤波器的输出到dco是直接二进制对接的还是怎么样的？d ...

感谢回答，是mos管搭的实际电路，滤波器到DCO是2进制对接，到DCO转温度计码，


DCO分辨是2MHz/bit，TDC是15ps左右，目前环路稳定性还在建模中...

hezea

   

tanborui123 发表于 2025-1-3 09:42
能锁定的话不会环路稳定性的问题，可能我感觉是滤波器参数可能设置的过大了，另外你的数字PLL应该是存在 ...

感谢提示，现在将环路滤波器的比特数再加了一位，然后积分通路可以再缩小系数，收敛性就好很多了，


但是现在的问题是TDC的输出位数也要相应加一位，导致delay cell要加倍，功耗又上去了，不知有什么好的处理办法可以减少delay cell数？

hezea

   

lwzunique 发表于 2025-1-3 10:40
对于单环路的系统，要么阶跃输入收敛到一个值要么振荡，即使相位裕度很差，也一定会在长时间之后会收敛。但 ...

感谢讨论，目前进展如上，调整环路滤波器是有效果的。

hezea

   

tanborui123 发表于 2025-1-9 09:48
环路滤波器参数理论上不会和tdc 动态范围相关吧，在计算开环传递函数时只和分辨率有关。
...

我目前的设计是，TDC输出的位宽与环路滤波器的输入位宽要一样，


所以环路滤波器增加1位，那么TDC也要增加1位，delay cell就加倍了，

有没有办法让TDC位宽可以增加，但是delay cell数量不用增加？

hezea

   

lwzunique 发表于 2025-1-9 22:48
我对数字是个外行~~~为什么TDC和滤波器需要同样的位宽呢？理论上不存在这个要求把？TDC可以的数据可以通过 ...

我对位拓展的方法也不了解，目前想的是：
TDC的数据进入滤波器之后，会按照一定的系数向右移位（按照2的倍数减小），如果位拓展的时候是在高位补0，那么移位之后就只剩下高位的0了，这样好像不行。


您所说的 “数据处理没要求数据的有效位数少就不处理了” 这句没看明白，不知道是按照什么方法来进行位拓展？