DDS波形发生器

lhrace · 发表于 2011-10-18 19:05:54

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本帖最后由 lhrace 于 2011-11-21 14:20 编辑

最近用FPGA+verilog设计了一个DDS发生器。
相关参数如下：
1、时钟频率400Mhz;
2、正弦余弦的采样点为16384个，大于16K;
3、频率精度为3.5uhz，48位相位累加器;
4、可以产生单频信号：3.5uhz到50Mhz的正弦，余弦，三角波，锯齿波（正向和反向)
5、可以产生调制信号如：AM,FM,FSK,PSK,ACK等多种波形;
6、可以进行调相，调幅，调频。
7、PWM输出方波占空比可调由1%到99%;
8、测量频率，利用等精度测频方法，阀门周期有0.01s/0.1s/1s三个，精度为 10e-7hz，测量范围1HZ到100Mhz

打算再增加一些其它功能，有意者可以相互探讨，特别是
有制板兴趣的更好，如果有机会可以合作生产一个全数字
功能的DDS发生器，在市场上也可以占有优势。

附件已经删除，不便之处请原谅

henry_hh · 发表于 2011-10-18 22:01:21

楼主是高人，到时如果有问题还望楼主不吝赐教哈！

daboboxiao · 发表于 2011-10-19 10:01:26

请问LZ DDS的关键点在哪里？是控制逻辑的实现？还是DDS核的优化？

lhrace · 发表于 2011-10-20 08:46:21

回复 3# daboboxiao

DDS关键的是对于对称的正弦或者余弦波形，只需要储存1/4波形就够了这样可以节省ROM，正弦和余弦都是通过这个储存起来的1/4波形生成，三角波和其它周期性的波形原理也一样，本设计没用到核资源，连存储波形的ROM也是verilog语言设计的。处理误差是关键，也是是处理相位截断带来的杂散信号处理。实际上都不难。。有心的也可以试试。

daboboxiao · 发表于 2011-10-20 13:05:25

回复 4# lhrace

做到高速的话可以用CORDIC算法代替ROM结构，杂散的优化我觉得也是比较复杂的

xxlist · 发表于 2011-10-27 08:57:30

楼主是高人，到时如果有问题还望楼主不吝赐教哈！

211lili · 发表于 2011-11-3 09:52:13

回复 5# daboboxiao

杂散可以用sigma-delta技术来整形与消除，不知道楼主用的DDS的DAC是什么样类型的？

随风飞狂 · 发表于 2011-11-4 09:08:53

楼主可以把设计的程序步骤的共享一下吗？？？新手正在学习中，需要这方面的资料，想着先照猫画猫！！！！！！！！

ricvadim · 发表于 2014-7-5 16:43:25

Ok, good information

yiyuan318 · 发表于 2014-7-18 13:31:30

唉初学者还以为能有提供参考的资料、。。。可惜了

[原创] DDS波形发生器

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