无符号数的除法器verilog代码

sunhui_asic · 发表于 2010-11-4 21:13:53

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本帖最后由 sunhui_asic 于 2010-11-7 18:13 编辑

看了一个博客（http://blog.ednchina.com/craftor/1829111/Message.aspx）里面写的代码，感觉写的不是很清楚，还有些代码是多余的，就自己修改了一下，如果大家看不懂上面那个blog里面的代码的话，可以看看我修改后的代码

divider.rar (2.03 KB, 下载次数: 513 )
说明一下：代码写的是无符号数之间的除法运算未命名.jpg

又看了一遍代码，还是有问题，例如如果出现类似于11110000000000000000（被除数），0000001111（除数）的情况时，结果是不正确的，应该是因为代码中判断时应该使用“>=”而不是“>”造成的！！！

以后如果从网上copy代码时，还得先看懂code的架构，然后自己重新写，千万别盲目copy代码啊！！！

谁要需用这份代码的话，还要自己看懂架构，自己修改吧。

ningwei8027 · 发表于 2010-11-4 22:57:44

ddddddddd

metotj · 发表于 2010-11-5 00:16:34

回复 1# sunhui_asic

看了一下楼主的代码，果然很简洁规范，风格很不错，好想向楼主学习啊

copra · 发表于 2010-11-5 00:36:14

thanks!

mtwumtwu · 发表于 2010-11-5 08:23:51

good fro reference

zh123456789 · 发表于 2010-11-5 08:52:02

谢谢啊

zhangbert · 发表于 2010-11-5 10:24:37

留个印记！

jun_dahai · 发表于 2010-11-5 14:38:15

参考一下

sunhui_asic · 发表于 2010-11-7 18:15:15

回复 2# ningwei8027

除法器的那份代码还是有问题，详见原帖

sunhui_asic · 发表于 2010-11-7 18:17:17

回复 3# metotj

除法器的那份代码还是有问题，详见原帖

[资料] 无符号数的除法器verilog代码

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