无符号数的除法器verilog代码

shcet · 发表于 2012-11-6 15:29:31

谢谢分享，下来看看

zyd912 · 发表于 2012-12-25 17:14:39

不是并行除法器!!!

wenjianl · 发表于 2012-12-25 17:34:18

谢谢！正在找这个

slayer613207 · 发表于 2012-12-25 20:12:41

謝謝大大 ^^

sunhui_asic · 发表于 2013-6-27 21:49:24

很不错的资料哦

jnale · 发表于 2013-6-27 23:23:27

楼主代码思路清晰易懂，学习了下，发现里面有处小错误，，
                     else if (dividend_r > {divisor_r, 11'd0}) begin
                              dividend_r <= dividend_r - {divisor_r, 11'd0};
                              quo_cnt <= quo_cnt + 12'h8000;
                              state    <= st2;
                     end
应该是12'h800吧。。

chenshuai007 · 发表于 2013-7-26 09:39:36

好东西，看看

smfq1992 · 发表于 2013-8-4 17:00:11

看看。。。

遮望眼 · 发表于 2013-10-22 09:02:10

好东西，初学者的福音

云中鹤叉 · 发表于 2013-10-23 20:51:26

感谢分享！！

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