Cadence全套新版IC工具套件（2015年底版本），包括IC617以及其他工具套件

min4max · 发表于 2016-1-17 01:41:54

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各位2016年新年快乐事业发达！现在政府倡导所谓“大众创业，万众创新”，在半导体芯片设计行业，你得有必要的工具才能够进行“大众创业，万众创新”的，对把！？所以我在此提供通过合法手段从"Big 3"三大EDA厂商之首Cadence获得的这些必要的（最新版）工具给各位。百度碗盘地址：http://pan.baidu.com/s/1skxDtP7　登陆密码见下面的附属文档中。这里的Cadence工具包括下面这些IC设计必要的工具套件（都是2015年年底12月份的最新版本——Cadence每个月都对其中某些工具进行升级发布补丁Hotfix，其中IC61x套件通常是每个季度出版一个Hotfix。这里提供的IC617 base版是2015年11月底发布的。）：

ASSURA04.14.001-616_Update

CONFRML15.20.100_Base

CTOS14.20.201_Hotfix

ET15.10.000_Base

ET15.12.000_Hotfix

EXT15.14.000_Hotfix

GENUS15.20.000_Base

IC06.17.700_Base

INCISIVE15.10.010_Hotfix

INNOVUS15.20.000_Base

JLS15.14.000_Hotfix

LIBERATE15.10.000_Base

MMSIM15.10.284_Hotfix

MVS15.20.000_Base

PVS15.10.000_Base

PVS15.13.000_Hotfix

SSV15.20.000_Base

VIPCAT11.30.037_Update

大于1GB的文件都以7z压缩，你必须下载所有分包，然后对第一个分包解压缩会自动解压缩所有分包。此外，还提供下面的PCB工具：

SIG20_15_006_Hotfix

SPB17.00.001_Hotfix

其中的SPB17.0由于不明原因已经于2015年下半年从Cadence下载名单上去除了，自那是以来只有SPB16.6在Cadence的下载名单上可以下载。

所有必要的license.dat文件和制作以及patch工具都在上面提供下载。安装以前，务必仔细通读所有附带的README文档，那里面都有详细解说。其他必要文档比如环境变量设置文档.bashrc和.cshrc等也一并提供下载，请仔细读其中的解说！

Mentor Graphics的Calibre2015也在上面提供，并有详细解说。安装前，务必通读所有README!

如有其他疑问，请参阅我以前的系列教程帖子：http://bbs.eetop.cn/thread-479940-1-1.html

新版IC617支持Ubuntu14.04，并且提升运行性能10x以上，新增加了几个license FEATUREs。而且采用Linux系统本身的TTF字库代替原来旧版的xfonts，可以自行设定fonts。还有其他诸多改进在此不一一列出。因为不是所有工具套件都已经支持Ubuntu或CentOS7等系统，若你想将其他工具套件也改为支持ubuntu14.04或其他系统如CentOS7，可以按照下面的方法进行改进：

拷贝IC617的OA目录下的sysname到对应工具相应的OA下目录中替代原先的，比如说：

sudo cp -f /opt/cadence/IC617/oa_v22.50.036/bin/sysname /opt/cadence/ASSURA41/oa_v22.43.042/bin

拷贝IC617的patchData下的目录ubuntu中的IC6.1.7文档至对应工具相应patchData的目录中，并更改文件名至对应工具名，例如：

sudo cp /opt/cadence/IC617/share/patchData/Linux/x86_64/ubuntu/14.04/IC6.1.7 /opt/cadence/ASSURA41/share/patchData/Linux/x86_64/ubuntu/14.04/AV4.1_USR4，并且参考redhat/6.0WS/AV4.1_USR4文档中有关内存的设定，改变ubuntu下面那个AV4.1_USR4文档中的内存设定。

还可以拷贝　IC617的checkSysConf至对应工具相应的目录替换原来的，比如：

sudo cp -f /opt/cadence/ASSURA41/tools.lnx86/bin/checkSysConf /opt/cadence/ASSURA41/tools.lnx86/bin

IC617可以按照通常的方式安装并patch和正常运行，这解决了IC616自Hotfix090后发布的各个Hotfix安装后运行崩溃的事故。估计IC616的Hotfix在Hotfix090后的版本中都有bugs。

最后提醒一下，运行Cadence或任何其他EDA工具时，千万要隔绝外网连接——不要连接互联网！

这儿是百度登陆密码： baidu_pswd.zip (174 Bytes, 下载次数: 7443 )

min4max · 发表于 2016-1-17 15:53:19

回复 1# min4max

补充说明如下：
若所提供的工具套件包括base/update版和hotfix版时，需要首先安装base/update版，然后再安装hotfix版。若所提供的工具套件只有hotfix版时就直接安装这个hotfix版，因为其中包含了以前的base版未经更改的内容。

ASSURA工具套件的目前这个版本还未经更改匹配新版IC617，所以不能加载到virtuoso图形界面上面去。我在环境变量设置文档.bashrc和.cshrc中已经将ASSURA有关设置commented out。你可以在终端上手工加载这三个环境变量然后独立运行ASSURA，下面是C shell指令序列：
csh
source .cshrc
上面两行是通常加载所有环境变量的指令。下面三行加载ASSURA环境变量：
setenv ASSURAHOME ${CADHOME}/ASSURA41
setenv PATH ${PATH}

{ASSURAHOME}/tools/bin

{ASSURAHOME}/tools/assura/bin
setenv ASSURA_USE_PVS_LICENSE 1
然后，发下面指令启动ASSURA图形界面：
avview

或者你可以直接用PVS替代ASSURA，特别是但使用90nm以下工艺时！

所提供的license.dat文件包含了所有工具套件相关的license FEATUREs。你若有其他欠缺的有关FEATUREs，可以加进license制作的输入文件cadence.txt中去，然后在终端上发以下指令运行产生新的license.dat：
./licgen.sh
README有详细说明。

min4max · 发表于 2016-1-17 18:10:40

Cadence Unveils Virtuoso Advanced-Node Platform for 10nm Processes
Next-Generation Custom Design Platform Enables Up to 5X Improvement in Designer Productivity

SAN JOSE, Calif., 01 Dec 2015

Cadence Design Systems, Inc. (NASDAQ: CDNS) today announced the delivery of the new Virtuoso® Advanced-Node Platform that is enabled for all advanced 10nm FinFET designs. This next-generation custom design platform delivers up to 5X improvement in designer productivity and also provides initial support for emerging 7nm technologies.

To address the challenges that come with advanced-node FinFET designs, innovative capabilities in the Cadence® Virtuoso Advanced-Node Platform allow designers to better manage complexity and process effects. The key capabilities include:

Multi-patterning and color-aware layout: Supports more than four multi-patterned layers for design decomposition, enabling users to be far more productive through access to a variety of coloring options
Electrically aware design (EAD): Allows designers to address parasitic and electro-migration (EM) effects during the design cycle versus waiting until designs are completed, thereby reducing design cycles times by up to 30 percent
Module generator (ModGen)-based device array flow: Provides support for in-array routing, greatly reducing design iterations and improving designer productivity by up to 25X
10nm custom routing: Supports new design rules, greatly simplifies layout creation and minimizes coloring errors that can be pervasive when designing on the 10nm process
In-design physical verification system (iPVS): Enables layout engineers to instantaneously detect and fix errors as designs are being implemented, which can greatly reduce design rule errors while improving overall designer productivity by up to 15 percent

For more information on the Virtuoso Advanced-Node Platform that is optimized for the 10nm process, please visit www.cadence.com/news/virtuosoadvancednode/.

“Innovation is the core of our business, and through our close collaboration with leading foundries and customers, we’ve been able to optimize our custom design platform for advanced-node processes,” said Tom Beckley, senior vice president and general manager, Custom IC and PCB Group at Cadence. “The new features included with the Virtuoso Advanced-Node Platform can enable our customers to achieve the best possible results, and we already have several customers using it in production design starts to reduce the overhead inherent with 10nm designs.”