formality通过了，但dc和encounter出来的网表加SDF在modelsim中仿真不过！

cosmosd · 发表于 2010-3-11 21:41:49

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各位高手，我从RTL到DC再到encounter的网表的formality都通过了，DC的网表不加SDF时在modelsim中仿真是正确的，但加了sdf后仿真通过不了（功能不正确）,在encounter后出来的网表加sdf也通过不了，但明明在encounter中的时序没有问题的啊？
请问大家遇到过这个问题没有，出现这个问题是时序问题还是功能问题？如果是时序问题为什么在encounter中解决了还是不行呢？如果是功能问题为什么又可以formality呢？难道是仿真工具modelsim的问题？请大家帮帮忙啊？（在modelsim中仿真时，会提示一些setup和holdtime问题，以前不管也可以仿真正确，这次不知道是不是这个原因？）

mafan88 · 发表于 2010-3-11 22:37:02

这里也可能是你的testbench的问题，我以前也遇到过类似的事情，比如说testbench送给dut的某信号的建立时间违例了，那么肯定会出现问题，所以也要有匹配的testbench,你看看你的testbench给的合不合理，
即使你做DC，那么也是限定了一些外围的延迟，比如说Input delay,那么如果你的testbench给的很不合理，后仿也许会出现问题

cosmosd · 发表于 2010-3-11 22:44:58

我的testbech是个固化到CPU中的程序，系统上电后自动BOOT，我外面的testbech仅仅给了一个复位信号和一个时钟信号。

joyocdy · 发表于 2010-7-23 11:35:28

formality通过了，但dc和encounter出来的网表加SDF在modelsim中仿真不过
时序问题

yohuang · 发表于 2010-7-23 11:48:27

检查一下是不是有些模块的SDF反标不成功？如果有些模块的反标发生错误，或者没有反标上，那么这些模块的timing check和延迟时间就会出错，比如一个RAM的RD delay没有反标成功，那么他的delay就是0，那么后续的逻辑被送到一个flop数据端口时，就可能造成hold time的问题，从而造成function出问题。