DFT at speed测试时的时钟结构

人生百态 · 发表于 2023-5-29 20:22:01

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求助！在进行at-speed测试时，快速时钟使用OCC，慢速时钟应该如何处理？直接使用scan_clk去mux吗？发现tetramax好像不能将OCC驱动的reg和直接用scan_clk驱动的reg串成一条chain。

RayCing · 发表于 2023-5-30 16:37:53

现在存在两种情况：一是fast_func_clk和slow_func_clk后都插了OCC，此时scan clock 一般就只有OCC所需的ate_clk，所有scan cell都是由OCC驱动，所有scan cell可以串成chain（允许clock mix的话）；另一种情况是只在fast_func_clk后插入OCC，fast_func_clk驱动的scan cell由ate_clk驱动，slow_func_clk驱动的scan cell则由额外定义的scan_clk(MUX后)驱动，ate_clk和scan_clk驱动的scan cell也是可以串到一起的（允许clock mix的话）。
另外是否scan结构由DFTCompiler决定，tetramax只是用来生成pattern的

ricvadim · 发表于 2023-6-2 02:04:54

非常感谢你提供的信息。期待新品的到来

人生百态 · 发表于 2023-6-2 11:50:04

RayCing 发表于 2023-5-30 16:37
现在存在两种情况：一是fast_func_clk和slow_func_clk后都插了OCC，此时scan clock 一般就只有OCC所需的ate ...

感谢回答，问题描述说错了，不是tetramax，是DFTCompiler，抱歉。
另外如果是第二种情况，是不是需要两个clock port，一个做ate clock port，另一个是scan clock。为什么需要区分这两个clock，我理解的是ate clock就是接scan clock。

RayCing · 发表于 2023-6-5 17:41:08

人生百态发表于 2023-6-2 11:50
感谢回答，问题描述说错了，不是tetramax，是DFTCompiler，抱歉。
另外如果是第二种情况，是不是需要两个 ...

这个问题很关键！

首先必须是两个test clock(驱动高速模块的ate_clk和驱动低速模块的scan_clk)，虽然这两个clock的绝大部分属性完全一致，但是二者不能合二为一。
在stuck-at 测试时，不管shift阶段，还是capture阶段，二者的行为一致。但是在at-speed 测试的capture阶段，ate_clk的特殊性就显现出来了：OCC 需要一个free-runing 的ate_clk来正确实现fast_clk和slow_clk的切换，从实际波形可以看出来，即使在capture阶段，ate_clk port也会像shift阶段一样free-running，即输出稳定连续的pulse，而scan_clk只会在有需求的时刻才会pulse，这也是为什么ate_clk还需额外定义成oscillator type。

人生百态 · 发表于 2023-8-7 19:12:49

RayCing 发表于 2023-6-5 17:41
这个问题很关键！

首先必须是两个test clock(驱动高速模块的ate_clk和驱动低速模块的scan_clk)，虽然这 ...

非常感谢，我明白了

diploma · 发表于 2023-8-16 17:06:46

RayCing 发表于 2023-6-5 17:41
这个问题很关键！

首先必须是两个test clock(驱动高速模块的ate_clk和驱动低速模块的scan_clk)，虽然这 ...

请问大佬，如果用一个free-running 的 test clock 来驱动 ate_clk 和 scan_clk 是否可行？谢谢

DFTbin · 发表于 2023-9-14 16:30:10

diploma 发表于 2023-8-16 17:06
请问大佬，如果用一个free-running 的 test clock 来驱动 ate_clk 和 scan_clk 是否可行？谢谢 ...

应该不行吧，在dc测试的时候，scan clk也是单独被控制的，即capture的时候，scan_clk会给一拍或多拍时钟保证capture的功能。如果用free-running的clock，那么capture的功能怎么保证呢？

RayCing · 发表于 2023-9-20 11:24:53

diploma 发表于 2023-8-16 17:06
请问大佬，如果用一个free-running 的 test clock 来驱动 ate_clk 和 scan_clk 是否可行？谢谢 ...

可以的。片子中所有func_clock（不管高速还是低速）后都插入OCC，所有OCC共用一个ate_clk(你说的free_runing test clock)，这样所有scan reg都是被OCC驱动。

RayCing · 发表于 2023-9-20 11:27:23

DFTbin 发表于 2023-9-14 16:30
应该不行吧，在dc测试的时候，scan clk也是单独被控制的，即capture的时候，scan_clk会给一拍或多拍时钟 ...

如果所有func_clk后都插入OCC,dc测试capture的时候，capture clock就来自func_clk，不受scan_clk影响

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