发现一个天才

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无意中浏览到这样一份论文：《基于FPGA的PCI软核模块的研究与实现》。
作者给出了其课题组设计的PCI软核性能优于Xilinx LogiCore PCI核的结论，见下截图：

那么，作者是如何测试证明的呢？仿真。那么，他是怎么仿真的呢？
1）作者自研的PCI软核“突发读”仿真测试结果，见下图：


2）作者自研的PCI软核“突发写”仿真测试结果，见下图：

3）Xilinx LogiCore PCI核“突发读”仿真测试结果，见下图：

4）Xilinx LogiCore PCI核“突发写”仿真测试结果，见下图：

奇迹就这么发生了，“突发读”时96M/s > 75.24M/s；“突发写”时90.75M/s > 66M/s。嗯，小学生都能判断作者的软核性能优于Xilinx LogiCore PCI核，而且是以绝对的优势碾压！！！
魔法的秘密在哪里呢？
a) 自研软核仿真时                   “突发读”的突发长度设为12，总的总线周期数16.5，非数据传输总线开销4.5周期；
    自研软核仿真时                   “突发写”的突发长度设为11，总的总线周期数16   ，非数据传输总线开销5  周期；
b) Xilinx LogiCORE PCI核仿真时“突发读”的突发长度设为  4，总的总线周期数  7   ，非数据传输总线开销3  周期；
    Xilinx LogiCORE PCI核仿真时“突发写”的突发长度设为  3，总的总线周期数  6   ，非数据传输总线开销3  周期；
天才！天才！天才！（重要的事儿必须说三遍！）
另：要不哪天再研究下自研软核中那0.5个总线周期又是哪里来的呢？哎，算了，天才的想法岂是一介凡夫俗子能搞懂的。就这样吧。
又：强烈建议李子丰教授可以借鉴下，大家不是说他推翻相对论没证据吗？要证据，好像也不难哦！

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哦，居然加精了，看来版主大大跟俺们一样是普通人，见不得天才哦。

黑桃ACE

仿真测试结果还居然还可以当做真是性能测试结果？

Zenor

翻了一下，还是2009年的。。。

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Zenor 发表于 2021-6-27 22:29
翻了一下，还是2009年的。。。

这你还给人搬过来了。难道你是帮李子丰教授搬的？放心，人教授肯定知网VIP，很方便的。。。

zampple

哈哈哈

Zenor

innovation 发表于 2021-6-27 22:47
这你还给人搬过来了。难道你是帮李子丰教授搬的？放心，人教授肯定知网VIP，很方便的。。。
...

哈哈哈哈，人家肯定有VIP喽。刚刚通篇读了一遍，特意搜了下致谢里提及的人，这老哥致谢里把人名都搞错了。。。

yksky8

Zenor 发表于 2021-6-27 22:29
翻了一下，还是2009年的。。。

我还花3个信元下载下来看。。。人真的是。。可爱的物种

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yksky8 发表于 2021-6-28 17:43
我还花3个信元下载下来看。。。人真的是。。可爱的物种

既然你都花钱了，那再看两波吧：

这哥们儿上一页刚说完花了两年时间干，马上下一页就是时间有限：

两年啊，耍个朋友，顺便结个婚，再生个儿子，运气好的话儿子都会叫爸爸了。
然后，还给我们留下了无限的期盼，等着他下一版设计出来呢，为啥呢，你看人下一步准备干啥：

人家PCI总线是一种规范好不，PCI总线关于数据错误只有一种奇/偶校验（PCI总线选择的是偶校验）机制（奇/偶校验只能检测1-bit错误，而且不能纠错，PCI规范另有PERR#信号，由正在接收数据的一方：总线写操作的目标设备或总线读操作的主设备来报告总线交易数据期的奇/偶校验错误）。数据传输要检错（纠错）必须有附加的检错（纠错）码的，而且通信双方需要预先约定好检错（纠错）编码方式，这是规范制定时考虑的，不是他想加纠错就纠错的，这不是准备自己和自己生儿子嘛。。。

PS:都走到这一步了，那还是看看xilinx是怎么处理的吧？Detection and Reporting，嗯，xilinx确实不行。。。

zhh124

和DDR一样， 每一代的burst length都在增加，再加上clock 频率提高，数据带宽那是越来越高