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[求助] DC 如何使用不同track 的lib 综合?

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发表于 2021-4-25 09:53:31 | 显示全部楼层 |阅读模式

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请教大家一下dc 综合的问题,
现有一个设计
  TOP, 里面有block A, blockB,两个特殊模块。
现要求, Block A,使用 12T lib进行综合, Block B,使用7T lib 综合, TOP 和其余模块使用 9T lib 综合。 应该怎么实现?

set target_library “12T_lib.db, 9T_lib.db, 7T_lib.db”
set link_library “12T_lib.db, 9T_lib.db, 7T_lib.db”

set_target_library_subset    -top  "12T_lib.db, 9T_lib.db, 7T_lib.db"
set_target_library_subset    -object_list "BlockA"     -only_here [get_lib_cells 12T_lib/*]     "12T_lib.db"
set_target_library_subset    -object_list "BlockB"     -only_here [get_lib_cells 7T_lib/*]      "7T_lib.db"

这种写法存在问题, 顶层的一些block 也使用了 7T 的一些cell
应该怎么写才能满足要求呢,
另外,怎么report 出生成的网表中哪些block 使用的什么样的cell 呢?
发表于 2021-4-27 07:06:38 | 显示全部楼层
这个是不能一起综合的,P&R也没有办法这样做。因为cell的高度不一样,VDD和GND没有办法统一拉。
解决的办法就是将12T,7T分开综合,分别P&R,做成black box,生成lib和lef,9T的做top,调用这两个block,最后merge GDS。
简单的说就是将Block A和Block 看成跟SRAM 一样的就行了。
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 楼主| 发表于 2021-4-27 10:30:47 | 显示全部楼层


kk2009 发表于 2021-4-27 07:06
这个是不能一起综合的,P&R也没有办法这样做。因为cell的高度不一样,VDD和GND没有办法统一拉。
解决的办法 ...


后端高度不同,没法混用多track 的情况,但是我把这些不同的track 划分了不同的电压域,后端应该可以做才对。 另dc 对多track 应该是可以综合的, 只是我命令用的有问题
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发表于 2021-4-28 01:31:58 | 显示全部楼层
set_target_library_subset    -top  "12T_lib.db, 9T_lib.db, 7T_lib.db"

你的top指明了可以混用12T.9T,7T的cell
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 楼主| 发表于 2021-4-28 14:05:23 | 显示全部楼层


kk2009 发表于 2021-4-28 01:31
set_target_library_subset    -top  "12T_lib.db, 9T_lib.db, 7T_lib.db"

你的top指明了可以混用12T.9T ...


您好, 我的本意是,整个大部分设计由 9T 的去映射优化,只有set_target_library_subset -Objects_list 指定的才会用12T, 7T
但是,我现在的命令用的应该有问题,造成了7T, 12T 的cell 混用了
所以, 我要请教的是,这个命令具体怎么用
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发表于 2021-4-28 16:09:14 | 显示全部楼层


kk2009 发表于 2021-4-27 07:06
这个是不能一起综合的,P&R也没有办法这样做。因为cell的高度不一样,VDD和GND没有办法统一拉。
解决的办法 ...


后端可以混做

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发表于 2021-4-28 18:50:41 | 显示全部楼层
如果顶层出现7T的cell,综合后通过size将这些7T的cell size成9T的cell,别纠结命令了
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 楼主| 发表于 2021-4-29 19:55:35 | 显示全部楼层


zhangyang370281 发表于 2021-4-28 18:50
如果顶层出现7T的cell,综合后通过size将这些7T的cell size成9T的cell,别纠结命令了 ...


能具体说下嘛,综合后怎么将 7T 换成9 T
怎么保证时序啊
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发表于 2021-4-30 09:10:32 | 显示全部楼层


494693243 发表于 2021-4-29 19:55
能具体说下嘛,综合后怎么将 7T 换成9 T
怎么保证时序啊


一般7T单元比9T慢一点,在DC综合后使用size_cell命令,将7T的逻辑单元替换为9T逻辑单元,setup时序一般不会有违反

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