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[讨论] 先进工艺的硬伤 -- leakage

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发表于 2021-1-11 10:59:19 | 显示全部楼层 |阅读模式

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先进工艺的好处就不讲了。

以最常用的D Flip Flop 为例,查了同一家 Foundary 的几个PDK。
65/55nm:  9nA
40nm ULP: 22nA
22nm ULL: 91nA

假设芯片在待机状态下有100个DFF需要继续工作,其他数字电路全部断电。 即使这100个 DFF 只跑 32KHz,不算 dynamic power,仅仅 leakage 这一项,电流消耗为:
65/55nm: 0.9 uA
40nm:     2.2 uA
22nm:     9.1 uA
如果这个芯片是给苹果手表做的,后面两个方案基本是立马被拒了。

绝大部分速度要求不高的场合, 先进工艺可能不是很好的选择。 Mask价格贵得离谱就不说了,仅低功耗这一项, 先进工艺就不占优势了。 即使速度有要求, 在设计上多动点脑筋, 在架构上多优化, 老工艺一样可以跑得非常快。 130nm, 跑400,500MHz,也是做得到的。

看到国内这么多年轻的公司纷纷上28nm, 14nm, 有感而发。 人微言轻,但还是希望能避免一些不必要的学费。


发表于 2021-1-11 11:17:05 | 显示全部楼层
其实,更多考虑的还是成本问题。面积...,不然就没有竞争力。做出来还是要出售的,面积大了没利润啊。
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发表于 2021-1-11 11:20:02 | 显示全部楼层
客户要求上先进工艺,你要怎么?
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 楼主| 发表于 2021-1-11 11:24:11 | 显示全部楼层


keenkeen 发表于 2021-1-10 21:20
客户要求上先进工艺,你要怎么?


看这个客户的量,付多少NRE。
如果这个客户很年轻,又不肯付NRE,那就只能交个朋友了。

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 楼主| 发表于 2021-1-11 11:27:45 | 显示全部楼层


stone1005 发表于 2021-1-10 21:17
其实,更多考虑的还是成本问题。面积...,不然就没有竞争力。做出来还是要出售的,面积大了没利润啊。 ...


个人觉得做IC量是第一的。
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发表于 2021-1-11 11:43:44 | 显示全部楼层
先进工艺一般会提供multi-vth, multi-channel length,再配合power domain可实现低leakage,加上动态功耗的降低,整体具有优势
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 楼主| 发表于 2021-1-11 12:08:33 | 显示全部楼层


sogofly 发表于 2021-1-10 21:43
先进工艺一般会提供multi-vth, multi-channel length,再配合power domain可实现低leakage,加上动态功耗的 ...


Foundary 是这么宣传的。 实际还是要看数据。 之所以写这个贴子,也是为了让数据说话。



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发表于 2021-1-11 14:35:35 | 显示全部楼层
楼主是主做low power design的?
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发表于 2021-1-11 17:09:29 | 显示全部楼层


jake 发表于 2021-1-11 11:27
个人觉得做IC量是第一的。


量是第一和成本优先并不冲突啊。
先进工艺下,相同的wafer做出的die的数量更多,成本就下来了。所以折衷下来,leakage的硬伤可能就不是那么重要了。
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发表于 2021-1-11 17:56:57 来自手机 | 显示全部楼层
同意。尤其是在ff高温corner下,漏电比tt大的离谱。
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