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[求助] BiasPG pin在NWEL上,ICC write_verilog 怎么导出来

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发表于 2019-10-28 17:00:30 | 显示全部楼层 |阅读模式

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求助,如题。设计中,有一套库文件的MW中,标准单元的cell有个BiasPG pin (VCCNW),这个pin的属性layer是NWEL,请问在ICC中,如何能通过write_verilog -pg 导出?(这个命令默认好像只能导出属性是M1 的PG pin)
 楼主| 发表于 2019-10-29 14:34:31 | 显示全部楼层
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发表于 2019-10-29 15:51:18 | 显示全部楼层
声明这个BiasPG连接到正确的PG上
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 楼主| 发表于 2019-10-30 09:15:01 | 显示全部楼层


   
qingwatiaowu 发表于 2019-10-29 15:51
声明这个BiasPG连接到正确的PG上


谢谢了,这个pin write_verilog已经可以吐出来了。我以为是layer的问题导致的呢。但是有个情况,在不同power domain里的主电源是不一样的,用derive_pg_connection -power_net VDDG -power_pin VCCNW 的话就会把所有std cell的VCCNW都连到VDDG上,但是真正的情况应该是不同power domain里的std_cell 连到各自的主电源上(例如VDDA VDDB这种),这种情况改怎么处理呢?谢谢了
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发表于 2019-10-30 15:33:47 | 显示全部楼层
connect_pg_net -net VDDA/VDDB [get_flat_pins */VCCNW -all]
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 楼主| 发表于 2019-10-31 08:58:05 | 显示全部楼层


   
qingwatiaowu 发表于 2019-10-30 15:33
connect_pg_net -net VDDA/VDDB [get_flat_pins */VCCNW -all]


好,谢谢了!
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发表于 2020-1-13 14:02:53 | 显示全部楼层


   
qingwatiaowu 发表于 2019-10-30 15:33
connect_pg_net -net VDDA/VDDB [get_flat_pins */VCCNW -all]


icc里没有connect_pg_net
是版本问题吗?
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发表于 2020-1-13 14:04:33 | 显示全部楼层


   
haoshiyang 发表于 2019-10-31 08:58
好,谢谢了!


楼主,搞定没?
我也遇上这问题了,谢谢。
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 楼主| 发表于 2020-1-13 14:48:48 | 显示全部楼层


   
flyloop 发表于 2020-1-13 14:04
楼主,搞定没?
我也遇上这问题了,谢谢。


搞定了 要自己derive_pg一下就行了
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发表于 2020-1-13 15:15:00 | 显示全部楼层


   
haoshiyang 发表于 2020-1-13 14:48
搞定了 要自己derive_pg一下就行了


derive_pg_connection
我也是这么干的,所有fillter的bias都连对了, 但standard cell的vnw vpw还是悬空。
其他的要设点什么吗?包括upf里的定义。
谢谢
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