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[求助] verilog-mode中大小写转换

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发表于 2019-10-14 09:58:57 | 显示全部楼层 |阅读模式

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在利用verilog-mode插件进行SOC集成时,auto_template这个功能中我的port口是大写,但是我想把其转换成小写,如何实现?


submode
        i(.FO1  (fo1),
            .FO2  (fo2),

            .XXX  (xxx),

              );

求大神指点。
 楼主| 发表于 2019-10-14 10:41:04 | 显示全部楼层
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