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[求助] DC综合system Verilog怎么设置脚本

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发表于 2019-7-13 10:32:06 | 显示全部楼层 |阅读模式

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我的DC脚本综合verilog语法写的模块,正确。
然后我用了system Verilog的语法写,vcs仿真我加了了-sverilog,编译仿真正确。
但是DC综合的时候报错了,好像是在 我定义了 logic变量的地方出错了,logic是SV的语法。

不知道用DC综合SV,是否也要像VCS一样设置什么选项告诉工具 “我现在用 的是SV” ???
有这种选项吗??

我的问题就是:     DC 怎么 综合 SV ??

谢谢大家!!!
发表于 2019-7-15 17:39:55 | 显示全部楼层
我记得analyze有option,类似vcs -sv
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发表于 2019-7-23 09:23:36 | 显示全部楼层
analyze -format sverilog
详细可查看analyze解释
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 楼主| 发表于 2019-7-26 10:33:08 | 显示全部楼层


   
snq31418 发表于 2019-7-15 17:39
我记得analyze有option,类似vcs -sv


谢谢了
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 楼主| 发表于 2019-7-26 10:33:36 | 显示全部楼层


   
yezizhang1982 发表于 2019-7-23 09:23
analyze -format sverilog
详细可查看analyze解释


谢谢了
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发表于 2020-3-25 09:53:30 | 显示全部楼层
我也遇到了这种情况,暴风哭泣,请问楼主是怎么解决的??
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