求助可综合的异步复位计数器Verilog设计

lwhlwh612

源码如下：

module S_counter_new(clk_in, rst, s_cnt, mod);
input  clk_in, rst;
input [2:0] s_cnt;
output mod;

reg [2:0] cnt = 0;
reg mod = 1;

always @ (negedge rst)
begin
        cnt <= 0;

end

always @ (posedge clk_in)
begin
        if (cnt < s_cnt) begin
                mod <= 1;
                cnt <= cnt + 1;
        end else begin
                mod <= 0;
        end
end

endmodule


现在我想实现rst信号出现下降沿的时候，cnt被清零。但是用于DC综合不能再两个always块中同时对cnt进行赋值操作。那怎么处理呢？

注意是要rst异步清零，各位大佬求帮忙！

IC.Michael

always @ (posedge clk_in or negedge rst) 放一起

lwhlwh612

IC.Michael 发表于 2019-5-17 18:27
always @ (posedge clk_in or negedge rst) 放一起

嗯   问题解决了    其实是always里面if语句规范性问题    但是还有一个问题一直没懂     对于一个变量需要在两个always中赋值的情况怎么解决    因为可能一个变量需要在不同的条件的时候做不同的判断并赋予不同的值。。。。

IC.Michael

lwhlwh612 发表于 2019-5-17 18:51
嗯   问题解决了    其实是always里面if语句规范性问题    但是还有一个问题一直没懂     对于一个变量需 ...

不太理解你说的规范性问题，能指点一下吗。另外，为何不考虑把clk rst放在一个always块中呢？我没记错的话，语法规定，不能在两个或以上的always块中对同一个变量赋值吧。

lwhlwh612

IC.Michael 发表于 2019-5-18 08:51
不太理解你说的规范性问题，能指点一下吗。另外，为何不考虑把clk rst放在一个always块中呢？我没记错的 ...

对的    综合不能在两个不同的always块中对同一变量赋值     但往往我需要这样的功能操作的时候    我怎么办呢？     比如同时受到时钟和另外一个信号A的控制    来改变同一个变量的时候     我该怎么处理这样的情况呢？

gaurson

如果有个信号既受控于时钟，又受控于一个A。先确定A受不受控于该时钟。如果答案是YES，就放到一个always里面去。如果不是那就涉及到异步处理，先把A同步到该时钟域，然后再放到同一个always里面。

gaurson

IC.Michael 发表于 2019-5-18 08:51
不太理解你说的规范性问题，能指点一下吗。另外，为何不考虑把clk rst放在一个always块中呢？我没记错的 ...

我理解他说的规范性问题，就是可综合代码的 规范。

lwhlwh612

gaurson 发表于 2019-5-18 21:47
如果有个信号既受控于时钟，又受控于一个A。先确定A受不受控于该时钟。如果答案是YES，就放到一个always里 ...

谢谢你    大概明白意思了   

gaurson

lwhlwh612 发表于 2019-5-19 16:21
谢谢你    大概明白意思了

归根结底，你的构思要有底层硬件结构支持才行。

IC.Michael

gaurson 发表于 2019-5-18 21:47
如果有个信号既受控于时钟，又受控于一个A。先确定A受不受控于该时钟。如果答案是YES，就放到一个always里 ...

赞同你的说法~