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源码如下：
module S_counter_new(clk_in, rst, s_cnt, mod);
input clk_in, rst;
input [2:0] s_cnt;
output mod;
reg [2:0] cnt = 0;
reg mod = 1;
always @ (negedge rst)
begin
cnt <= 0;
end
always @ (posedge clk_in)
begin
if (cnt < s_cnt) begin
mod <= 1;
cnt <= cnt + 1;
end else begin
mod <= 0;
end
end
endmodule
现在我想实现rst信号出现下降沿的时候，cnt被清零。但是用于DC综合不能再两个always块中同时对cnt进行赋值操作。那怎么处理呢？
注意是要rst异步清零，各位大佬求帮忙！
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发表于 2019-5-17 18:05:29
楼主