关于VHDL条件编译的设置

IC.Michael · 发表于 2018-8-14 17:13:22

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verilog中条件编译的话可以设置【`ifdef `else `endif】通过宏定义来进行，做空模块或者条件编译。那么问题来了，在Vhdl中该如何实现类似的功能呢？中午搜索了好久都没见到答案，特来请教下论坛里的同学。

fhy420462303 · 发表于 2018-8-16 15:29:31

回复 1# IC.Michael

VHDL不支持条件编译语句，VHDL只能用generate将所有情况都编译一遍，然后使用！

IC.Michael · 发表于 2018-8-16 16:42:44

回复 2# fhy420462303

谢谢，之前查资料的时候，好像也看到了说用generate的方法，个人用惯了Verilog，对于vhdl还是不太习惯啊。

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