RTL Modeling with SystemVerilog book example code

yuhsin · 发表于 2018-5-20 09:37:05

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RTL Modeling with Systemverilog For Simulation and Synthesis:
Using SystemVerilog for asic and FPGA Design>

by Stuart Sutherland
Paperback, 488 pages, $120 US retail price
Copyright 2017, Sutherland hdl, Inc., Tualatin, Oregon
ISBN: 978-1-5467-7634-5

只有找到book example

uunn69 · 发表于 2018-5-20 18:43:03

下载了好多资料，但是都是只看一点点就不再翻了。。。

prabakaran_vlsi · 发表于 2018-5-29 14:37:47

Thanks for the example , Can we get the pdf copy of the book

prabakaran_123 · 发表于 2018-5-31 13:33:12

Thanks for the lab materials, where can we find the ebook on this topic

leoxlshf · 发表于 2018-6-4 12:57:31

多谢分享

huatiantian · 发表于 2018-6-7 20:01:47

good thanks

jxli99 · 发表于 2018-6-8 10:32:11

期待这本书早日在国内出影印版或靠谱的中文版。

manish12 · 发表于 2018-7-1 06:13:06

thnk you ,
book needed ,

taylor_891229 · 发表于 2018-7-11 12:02:15

雖然沒有文件，但有example code更容易學習，謝謝無私的分享

yuanpin318 · 发表于 2018-7-26 23:14:46

Thanks for your sharing/

[资料] RTL Modeling with SystemVerilog book example code