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[求助] 关于Memory Compiler 生成lib时---bus(QA)的timing值特别大

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发表于 2018-1-22 23:52:46 | 显示全部楼层 |阅读模式

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Memory compiler工具:40nm LOGIC0040LL SRAM Compiler(Artisan)采用双端口SRAM compiler生成相应位宽、深度的sram时,设置好相应参数后,生成的lib文件内 寄存器端口 bus(QA)【A端口数据输出】延时信息大的离谱,如图所示:
微信图片_20180122233714.png

compiler GUI如下:
微信截图_20180122234027.png

可配置参数如GUI内显示。
尝试的解决思路:
1、认为Frequency参数会影响到这个timing value;
   尝试:分别设置不同的Frequency值,生成lib文件后,比对发现没有影响timing value
   userguide解释:frequency 主要影响动态功耗;其取指范围为1---(1/tcycle)*1000 MHz。
   问题:这个tcycle怎么理解?可以理解为综合的目标周期吗?

2、工具安装的问题:在解压完mc.tgz后,其附带的jre(java 运行环境)不可以直接执行可执行文件启动compiler
   解决:去JAVA官网下载jre完整安装包,替换掉mc.tgz解压后的jre。此过程完成后可以正常启动sram compiler。
   这样运行会对compiler生成sram lib 产生影响吗?
   目前没有找到验证的方法。
3.比对其他工艺厂商compiler生成的lib文件。
  尝试:因只有生成好的其他工艺厂商compiler生成的lib文件,设置的参数基本一致,其lib文件内的bus(qa)的timing value 并没有出现这样特别大的异常情况。

4.自己的用的工具的手册内没有找到具体的相关信息。若提供答案是查阅userguide,还请提示具体应该查阅哪方面的信息。

问题具体是什么因素导致的这个timing value值特别大(仅两个端口的输出 bus(QA)和bus(QB)的timing value)?
        考虑这个问题应该从哪个点切入考虑?

多谢大家指导一二,不胜感激。


发表于 2018-9-16 22:47:10 | 显示全部楼层
我也在做这个,我们一起交流一下?加我微信ltdeam
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发表于 2018-11-12 15:12:49 | 显示全部楼层
有找到问题的原因和解决方案了吗?
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发表于 2018-11-12 18:16:52 | 显示全部楼层
看看其它诸如单口SRAM是不是也有这个问题?
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发表于 2018-12-14 15:55:57 | 显示全部楼层
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