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Synopsys白皮书下载:5G如何影响芯片设计 (奖励300信元)
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[讨论] 40nm或55nm如果集成5V充电电路

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发表于 2017-12-27 15:16:12 | 显示全部楼层 |阅读模式

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一般40nm或55nm IO器件耐压只有2.5V,如果集成耐5V的充电电路?
发表于 2017-12-28 06:45:05 | 显示全部楼层
可以用 叠加 2.5+2.5=5V 只要保证 SGD 三端 两两小于 5V。 可以做到的。 另外 40nm或55nm的有 over-drive 到 3.3V的 器件,使用起来更可靠。
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 楼主| 发表于 2017-12-28 09:11:56 | 显示全部楼层
那DC-DC也用两个管子串联来承受电池电压4.2V?这样做面积会很大吧?
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发表于 2017-12-28 10:55:55 | 显示全部楼层
整个超压电源域都需要做叠管,还要考虑各种上下电,异常断环路的情况;
吃力不讨好
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发表于 2017-12-29 15:21:47 | 显示全部楼层
有 LD mos 用
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 楼主| 发表于 2017-12-29 17:15:27 | 显示全部楼层


   
有 LD mos 用
jamesccp 发表于 2017-12-29 15:21



smics工艺的40nm有LDMOS吗?
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 楼主| 发表于 2017-12-29 17:16:18 | 显示全部楼层
smics 40nm工艺有LDmos吗?
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 楼主| 发表于 2018-1-16 16:46:55 | 显示全部楼层
TSMC 40nm有5V LDmos吗?
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 楼主| 发表于 2018-1-16 16:47:40 | 显示全部楼层
在TSMC 40nm工艺中有耐压5V的LDMOS吗?
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发表于 2019-10-18 11:24:31 | 显示全部楼层
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