calibre lvs 问题

X6J6P6 · 发表于 2016-10-24 17:48:57

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大家好，用calibre做lvs，遇到如下问题，怎么解决：

我的TOP有子模块sub，sub里面有个mem。

lvs时，calibre从layout提取网表时，把mem里面的两个diode提取到了TOP层，导致mem和TOP的lvs不过。

但是，我把sub和mem从hcell list里面删掉后，lvs就过了。

因此，想请教下大家，这个问题是什么原因造成的，应该怎么解决。谢谢。

wu雨后春笋 · 发表于 2016-10-24 21:55:31

hcell的作用是对定义的单元进行单独匹配，如果一个单元被调用多次，就没必要在进行比对，这样可以节省时间。你这种情况，删掉了sub和mem，也就是说，不会进行层次化比对，会进行展平全面的比对，也就是不会对sub和mem单独比对。总的来说版图的总体连接关系应该是没问题的，我是这样理解的！

X6J6P6 · 发表于 2016-10-25 15:21:02

回复 2# wu雨后春笋

您好，问下，这个有什么风险吗？谢谢。

可能是什么原因造成的呢。谢谢。

zhanggd · 发表于 2016-10-25 19:17:08

不用hcell的情况下一定要过，hcell只是让你跑的快一点，最终release的数据一定不要带hcell跑

wu雨后春笋 · 发表于 2016-10-25 20:41:49

具体原因我不知道，没有遇见过，不好意思！

mnluan · 发表于 2016-10-25 21:06:34

LVS INJECT LOGIC NO
你的runset中是这么设置的吗？不是的话就改一下，试试。

calibre有些设置是为了加快从版图抽取出网表的时间所做的优化，但是优化程序在识别上还是有问题，所以会出现楼主的现象。一般遇上这样的情况，我都是把那些所谓优化速度的设置关掉，就ok了。比如说，LVS RECOGNIZE GATES NONE（原本是 ALL）

raga21 · 发表于 2018-2-24 19:59:00

danks

quhuaibo · 发表于 2018-5-14 19:04:07

good mateiral

cucume_cn · 发表于 2021-1-21 11:53:37

mnluan 发表于 2016-10-25 21:06
LVS INJECT LOGIC NO
你的runset中是这么设置的吗？不是的话就改一下，试试。

recognize gate是认管子串并联的，你关掉反而会更严格也有可能更慢

[求助] calibre lvs 问题

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