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[求助] 请教verilog二分频电路的代码问题

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发表于 2016-9-20 09:26:22 | 显示全部楼层 |阅读模式

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我用ISE实现二分频电路,严格按照参考书上输入的代码,为什么综合总是出错呢?错误报告:ERROR:hdlCompiler:806 - "E:\FPGAchengxu\half_clk\half_clk.v" Line 28: Syntax error near "£".ERROR:HDLCompiler:806 - "E:\fpgachengxu\half_clk\half_clk.v" Line 29: Syntax error near "else".
ERROR:HDLCompiler:598 - "E:\fpgachengxu\half_clk\half_clk.v" Line 21: Module <half_clk> ignored due to previous errors.

代码如下:
module half_clk(reset,clk_in,clk_out
    );
input clk_in,reset;
output clk_out;
reg clk_out;
always @ (posedge clk_in)
begin
  if(reset)clk_out<=0;
  else      
  clk_out=~clk_out;
end

endmodule
发表于 2016-9-20 10:07:10 | 显示全部楼层
删了重写看看,有可能有错误符号
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发表于 2016-9-20 10:52:36 | 显示全部楼层
回复 1# zhshying


   有非法字符,可能是输入法的原因,每次我都给输入法调到美式键盘,
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发表于 2016-9-20 11:03:32 | 显示全部楼层
if(reset)clk_out<= 1'b0;
clk_out <=~clk_out;
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发表于 2016-9-20 16:22:40 | 显示全部楼层
书上未必是对的,楼上正解!!!!
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