关于USEFUL SKEW 的使用

无乐不作 · 发表于 2016-3-10 14:17:20

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本人在做的项目使用了一个存储器，简单的介绍一下电路就是，
如下图
电路.bmp

中间一级是存储器模块，延时还是比较大的，正常的时钟树无法满足该一级数据到下一级寄存器的建立时间
因此打算将存储器的时钟往前移，这就是useful skew
本人使用EDI8.1软件版本，设置了
MacroModel pin ROM/CLK -500ps -500ps -500ps -500ps 500ff
但是无法实现ROM上的CLK比前后级的时钟CLK提前500ps的要求，
请问实现上述目标需要Mode SetUp/CTS其他的设置吗？
手动将ROM CLK端口前面的BUFFER删掉可以吗？
请高手给点建议

无乐不作 · 发表于 2016-3-10 14:20:17

回复 1# 无乐不作

手动删除又不知道该删掉多少级，删掉之后的树延迟到底有多大，比较烦难..

Timme · 发表于 2016-3-11 00:46:57

推后是什么时候都可以的，但想提前，必须Sink离Root比较近才可以。

BTW：你上面的约束是推后时钟用的约束...

无乐不作 · 发表于 2016-3-11 08:42:32

回复 3# Timme
MEMORY block挺大，所以该sink不会离root很近的啊，怎么办
手动删掉几个buffer可以吗
负数的Delay不是实现提前时钟的吗

zero_0 · 发表于 2016-3-11 09:18:47

手动删是可以的, 只要靠近sink的buffer fanout都是1删掉不引起transition问题就行了

Timme · 发表于 2016-3-11 18:54:24

回复 Timme
MEMORY block挺大，所以该sink不会离root很近的啊，怎么办
手动删掉几个buffer可以吗
负数的Delay不是实现提前时钟的吗
无乐不作发表于 2016-3-11 08:42

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那个MacroModel的定义并不是相对的Insertion Delay，而是MacroModel端口下面的子树有多大Latency，主树减去这个值作平衡。比如主树3ns，子树你定义为1ns，那CTS引擎就会将MacroModel做成2ns，所以正的值会提前。

不过我已经3年没接触ctstch了...从CCOpt的Beta版开始就一直用它投片...因为MacroModel并不能直接约束Insertion Delay，上面的例子中如果MacroModel端口由于距离等原因没法再往前提，那MacroModel端口还是3ns，主树会被推后到4ns，这是最要命的。

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