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查看: 2835|回复: 4

[求助] 一个笔试题目关于PLL锁定信号检测的设计，没有思路，大家讨论一下

发表于 2015-9-17 11:14:30 | 显示全部楼层 |阅读模式

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本帖最后由 Kiss_Rose 于 2015-9-17 12:03 编辑

假设某PLL输入时钟为24MHz，4bit factor n，其输出公式为24*（n+1），PLL在开启及factor变化时会出现一段时间的失锁状态（输出不稳定），用verilog设计一个检测电路，产生PLL的锁定信号

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发表于 2015-9-17 12:30:28 | 显示全部楼层

闭环的话，就检测VCO控制电压

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发表于 2015-9-18 21:03:20 | 显示全部楼层

利用PLL的输入信号分频产生一个24KHz（频率可以修改）的参考信号，然后利用PLL的输出对这个24KHz的信号采样并计数，设每个参考信号周期的计数值为cnt，如果|(cnt-1000*（n+1))/(1000*（n+1)) |< delt，则认为已经锁定，否则，未锁定，delt的值可以修改。

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发表于 2015-9-23 20:13:47 | 显示全部楼层

全志笔试题啊- -我也不会

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发表于 2015-9-24 09:02:44 | 显示全部楼层

期待..................

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