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[转贴] (转帖)高压工艺ESD版图注意事项

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发表于 2014-11-14 16:49:22 | 显示全部楼层 |阅读模式

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转自 微电中国网 microe.cn  一些高人的经验之谈
高压工艺ESD设计
例如做I/O PIN对电源端的保护用高压非对称p管:+ o! \2 L9 V3 @) \: F
1)两个相邻的source(P+注入)之间要插入一条N+注入,这条N+注入主要是为了降低衬底的分布电阻,让器件更均匀的Trigger,同时这个N+注入区不能太窄,当I/O PIN对电源打正压时,这个N+要足够的宽,以泄放ESD电流;- `/ F9 v/ b8 G/ `( R5 \. e! i
2)沟道长度大小直接决定寄生的横向PNP的基区电阻,这个电阻要足够的大,拉低衬底的电压,使横向寄生PNP的发射结正向导通泄放电流;6 e6 X" L2 z) v$ a. t9 c
3)这种结构的total finger width最好大与200um;
4)如果用GCPMOS结够,电阻最好用POLY电阻,电阻值的大小设定主要是为了调整gate端的耦合电压大小,要使耦合的电压低于栅氧击穿电压;
5)POLY电阻的摆放位置没有固定的说法;" g+ t7 M( b  F5 ~$ W* ?8 c! N
6)源区的拐角需要倒角,否则容易过早的引入雪崩击穿;! e% C3 R& w3 _; q  Y3 }9 I1 W
7)所有的金属拐角处最好倒角,否则容易引入尖端放电;
8)整个ESD的摆放位置要使电流更顺畅的泄放掉。

关于power mos是否需要加esd保护,个人认为如果对drain端电阻没有太大要求的话,可以加大drain contact to gate spacing,这个值最好大于3um,另外拉大source contacet to gate spacing=1um.如果画成常规的Mos管的结构,这样子即使管子的面积很大,但是不能保证esd发生时所有的管子都开启泻放esd电流。很容易出现只有部分finger开启,泻放esd电流进而将power mos烧坏。不过可以通过在power mos的gate短加入一个esd trigger circuit,这个circuit要保证不能影响power mos的正常工作,只在esd发生时,通过瞬间的电压变化,在gate端couple一个电压,使power mos开启泻放esd电流。'
[size=14.399999618530273px]1.高压(18V or 40V)cmos工艺中,esd应注意哪些问题?

[size=14.399999618530273px]   依据个人经验,18v较40v的esd更好做一些,所以不再赘述。40v的工艺esd做起来很困难,目前接触过的几家工艺,大部分是用的scr的结构作为esd防护器件,也看到有用bjt的,个人也试过是用ggmos/gcmos来做,但是效果都没有scr结构那么的强劲,可是scr又会有latchup的风险,所以高压的工艺esd很痛苦,另外,高压工艺esd方面的资料也很少,简直是难上加难。
5 X& K& f" y: d( I/ @0 u
[size=14.399999618530273px]1)ggnmos1 x9 Z( e+ H; f7 k; t
[size=14.399999618530273px]     (1) ggnmos和ggpmos的比较
[size=14.399999618530273px]        对于这两种esd,ggnmos可应用在i/o(or power) to vss的地方,ggpmos可应用在i/o(or vss) to vdd和i/o to vss的地方。在40v的工艺中,ggnmos的esd性能比ggpmos的性能好很多,但是在5v工艺中却看不出来nmos和pmos的差异,所以在40v的工艺中尽量使用ggnmos来做esd防护,40v工艺中nmos/pmos esd性能为什么会有差异,这个主要和两个器件的特性有关,另外,个人认为,nmos具有snapback特性,pmos没有,是导致两种器件有差异的原因之一。
[size=14.399999618530273px]     (2)ggnmos相邻source插入p+接触对esd性能的影响
[size=14.399999618530273px]      我对比过ggnmos的相邻的source之间是否插入p+接触的esd性能,结果是插入p+接触后能够很大程度提升ggnmos的esd性能,个人认为这个地方主要是因为插入p+接触后,所有的finger具有近似相等的Rsub,使得esd发生时,所有的finger都有机会去开启,泻放esd电流,如果不插入p+接触,那么所有的finger中,最中间的finger的Rsub最大,这样esd发生时,我们能够看到最中间的finger会先开启,泻放esd电流,如果这个器件的vt2<vt1的话,那么其他的finger几乎是没有机会开启的。
[size=14.399999618530273px]    (3)ggnmos drain端的面积对esd性能的影响
[size=14.399999618530273px]      对于ggnmos,高压工艺中,drain端通常由hvnw和nplus组成,hvnw在有的工艺中也叫做drift region, 反正都是为了提高drain端耐压得,那么我们在做esd的时候,通常会拉大drain contact to gate之间的spacing,与此同时hvnw和nplus的面积也会增大,那么在这里可以单纯的增大hvnw的面积而不增大nplus,另外一种就是把hvnw和nplus的面积同时增大,那么后者会比前者的esd性能更好一些 $ \* Z' m6 m( |


发表于 2014-12-23 20:31:04 | 显示全部楼层
高压乱用ggnmos有良率风险,具体就不多说了
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发表于 2014-12-26 15:26:45 | 显示全部楼层
回复 2# dinggo


    这个有点吓人啊,能不能再说的详细点?
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发表于 2015-2-1 19:55:58 | 显示全部楼层
XUE XI LE.
XIE XIE~
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发表于 2015-3-2 14:20:38 | 显示全部楼层
回复 2# dingg这个能具体说说吗,有疑问,谢谢
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发表于 2015-4-22 00:51:29 | 显示全部楼层
谢谢分享
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发表于 2017-1-11 15:03:19 | 显示全部楼层
谢谢分享
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发表于 2017-1-20 14:37:32 | 显示全部楼层




    find some paper

高压GGNMOS
组件具有两段式的骤回崩溃特


高压 GGNMOS 组件在第一段的触发电压(Trigger Voltage)为 27.2 V
(在DC 的量测下是 52 V),其在第二段的持有电压约为 7 V。
高压 GGNMOS 组件在信道宽度是 200&#181;m 下,其 It2 为 2.7 A。
如图三所示,
高压 SCR 组件具有非常低的持有电压且非常高的静电放电耐受度

高压 SCR 组件的持有电压约为 4 V 且在通
道宽度是 200-&#181;m 下,其 It2 超过 6 A。如图四所示,
高压 FOD 组件结构是利用NBL(N+ Buried Layer)层使得 FOD 组件与共享的 P 型基体隔绝。
高压 FOD 组件的触发电压为 19.7 V (在 DC 的量测下是 50 V)且持有电压约为 16 V。
高压 FOD 组件在信道宽度是 200-&#181;m 下,其 It2 为 0.5 A。
组件的触发电压在 DC 与 TLP 量测下有明显的差异,
其原因是在 TLP 的量测中,脉冲注入点的寄生电容所造成的瞬时耦合效应
(Transient-Coupling Effect),这将使得使用 TLP 所量测组件的触发电压明显降低。
如图五所示,高压 GDPMOS 组件并没有骤回崩溃的特性,其持有电压超过 40 V。
此外,高压 GDPMOS 组件在信道宽度是 200-&#181;m 下,其 It2 只有 0.06 A。
由于具有非常差的静电放电耐受度,
高压 PMOS 组件并不适合作高压集成电路的静电放电防护组件



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发表于 2017-1-22 20:48:56 | 显示全部楼层
好好学学
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发表于 2017-6-28 21:45:00 | 显示全部楼层
不错,如果有插图就更好了,谢谢
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