（转帖）高压工艺ESD版图注意事项

runtoking · 发表于 2022-3-29 17:53:23

感谢分享，学习了

PN_Allen · 发表于 2023-6-29 14:45:21

写的很简单，但背后的知识点很多

农民赵 · 发表于 2023-9-13 08:55:04

我对比过ggnmos的相邻的source之间是否插入p+接触的esd性能,结果是插入p+接触后能够很大程度提升ggnmos的esd性能，个人认为这个地方主要是因为插入p+接触后，所有的finger具有近似相等的Rsub，使得esd发生时，所有的finger都有机会去开启，泻放esd电流，如果不插入p+接触，那么所有的finger中，最中间的finger的Rsub最大，这样esd发生时，我们能够看到最中间的finger会先开启，泻放esd电流，如果这个器件的vt2<vt1的话，那么其他的finger几乎是没有机会开启的。

农民赵 · 发表于 2023-9-13 08:58:44

农民赵发表于 2023-9-13 08:55
我对比过ggnmos的相邻的source之间是否插入p+接触的esd性能,结果是插入p+接触后能够很大程度提升ggnmos的e ...

我觉的这个说法有待商榷，原因是ggnmos如果相邻的source都插入p+的话对于
VSS对IO打正绝对是有好处的，那么如果对IO对VSS打正也有好处，为啥大家都不这么画。
原因是因为当你每个相邻的source都插入P+时，衬底电阻变小，会提高vt1的电压，最后
ESD的性能肯定是会变差的。

芯片小兵 · 发表于 2023-11-8 10:33:25

学习了

18271571115 · 发表于 2023-11-11 21:58:23

农民赵发表于 2023-9-13 08:58
我觉的这个说法有待商榷，原因是ggnmos如果相邻的source都插入p+的话对于
VSS对IO打正绝对是有好处的，那 ...

个人看法：

（1）Rsub减小，Vt1增大，对于被保护器件来说，并非好事，有可能导致chip ESD性能下降。
（2）Rsub减小，但是中间和侧边nmos Rsub差异小，开启更均匀，对于ESD device本身来讲，可能是提高了ESD device的性能。

lawliet666 · 发表于 2024-5-30 22:18:03

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