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楼主: wice3

[原创] 两个剧牛的数字电路——异步时钟切换和倍频

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发表于 2007-3-28 14:23:35 | 显示全部楼层
这个要研究一下的
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发表于 2007-3-28 15:53:46 | 显示全部楼层
多多学习啊
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发表于 2007-4-5 10:06:14 | 显示全部楼层
好,支持啊
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发表于 2007-4-5 16:34:58 | 显示全部楼层
看看我的异步时钟切换逻辑
module DCS ( nrst, clk, sel, dclk );
input    nrst;
input [ 3 : 0 ] clk;
input [ 1 : 0 ] sel;
output    dclk;

reg  [ 3 : 0 ] ena;
always @ ( negedge clk [ 0 ] or negedge nrst )
if ( ~ nrst )
  ena [ 0 ] <= 0;
else
  casex ( sel )
   0  : ena [ 0 ] <= ~ ( ena [ 1 ] | ena [ 2 ] | ena [ 3 ] );
   default : ena [ 0 ] <= 0;
  endcase
  
always @ ( negedge clk [ 1 ] or negedge nrst )
if ( ~ nrst )
  ena [ 1 ] <= 0;
else
  casex ( sel )
   1  : ena [ 1 ] <= ~ ( ena [ 0 ] | ena [ 2 ] | ena [ 3 ] );
   default : ena [ 1 ] <= 0;
  endcase
always @ ( negedge clk [ 2 ] or negedge nrst )
if ( ~ nrst )
  ena [ 2 ] <= 0;
else
  casex ( sel )
   2  : ena [ 2 ] <= ~ ( ena [ 0 ] | ena [ 1 ] | ena [ 3 ] );
   default : ena [ 2 ] <= 0;
  endcase
always @ ( negedge clk [ 3 ] or negedge nrst )
if ( ~ nrst )
  ena [ 3 ] <= 0;
else
  casex ( sel )
   3  : ena [ 3 ] <= ~ ( ena [ 0 ] | ena [ 1 ] | ena [ 2 ] );
   default : ena [ 3 ] <= 0;
  endcase
assign dclk =| ( clk & ena );
endmodule
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 楼主| 发表于 2007-4-5 21:52:29 | 显示全部楼层


   
原帖由 ddxx 于 2007-4-5 16:34 发表
看看我的异步时钟切换逻辑
module DCS ( nrst, clk, sel, dclk );
input    nrst;
input  clk;
input  sel;
output    dclk;

reg   ena;
always @ ( negedge clk  or negedge nrst )
if ( ~  ...


有毛刺咯,功能也不大对
这个是仿真结果。。。。

[ 本帖最后由 wice3 于 2007-4-5 21:55 编辑 ]
未命名.JPG
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发表于 2007-4-7 22:25:59 | 显示全部楼层
好,研究一下
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发表于 2007-4-7 22:39:06 | 显示全部楼层
下来研究一下
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发表于 2007-4-9 16:03:26 | 显示全部楼层
好好研究研究
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发表于 2007-4-9 16:11:00 | 显示全部楼层
长见识了,谢谢!
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发表于 2007-4-9 22:36:24 | 显示全部楼层
thanks a  lot  

有长见识  牛人满天下
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