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楼主: wice3

[原创] 两个剧牛的数字电路——异步时钟切换和倍频

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发表于 2007-3-13 21:55:21 | 显示全部楼层
好好学习学习
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发表于 2007-3-16 11:33:07 | 显示全部楼层
确实强,学习
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发表于 2007-3-17 10:06:01 | 显示全部楼层


   
原帖由 wice3 于 2007-1-25 20:12 发表
两个不相关时钟间的异步切换两个不相关的时钟频率之间的异步切换会产生runt脉冲和毛刺使得系统不可靠。下面所示的电路揭示了这些问题的一个解决办法。  当选择(SELECT)输入稳定的时候(或者为高电平或者为低电 ...




在这个电路中时钟输出经过组合逻辑驱动,这本身就会产生毛刺。而且就某个时钟而言,它经历了组合逻辑的延迟后没有任何反馈机制,时钟的相位也无法保证。
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 楼主| 发表于 2007-3-20 20:50:00 | 显示全部楼层
那个时钟切换电路只能用于低频的场合,对相位的偏移要求低的场合。
它的最大的优点在于不会产生毛刺和时钟周期不完整切换。
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发表于 2007-3-21 14:55:59 | 显示全部楼层
xia buxia a a
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发表于 2007-3-21 22:39:58 | 显示全部楼层

异步时钟切换电路

看到过另外一种不使用下降沿时钟的,具体实现倒想不起来了;
另外斑竹说它只用于频率较低的场合,原因是什么?
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发表于 2007-3-23 16:51:09 | 显示全部楼层

我已经用过了

我们现在产品里就用这个电路的。呵呵
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 楼主| 发表于 2007-3-24 19:44:57 | 显示全部楼层


   
原帖由 lymrlym 于 2007-3-23 16:51 发表
我们现在产品里就用这个电路的。呵呵


在你们的产品里这个电路完成的是多高频率的切换??
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发表于 2007-3-24 22:29:26 | 显示全部楼层
研究一下
学习
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发表于 2007-3-26 17:06:46 | 显示全部楼层
通过延迟获得的倍频不是好的方式,PVT的变化会引起时钟周期的变化,和库的延迟联系在一起的设计不好复用,只能参考一下,做FPGA还可以
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