DC综合进阶问题——深入探讨脚本综合一些细节问题

Synopsys-IC · 发表于 2014-4-24 08:48:18

回复 21# djhme

这东西必须大家一起讨论的，还望多写写自己的看法

djhme · 发表于 2014-4-24 11:11:17

回复 22# Synopsys-IC
我是新手上路，很多问候还很迷糊。不敢乱发言，生怕误导了别人。我也刚发了一个贴子，从这贴子你应能看出我是很新的新手。有时间请帮我回答一下。不胜感激。

Synopsys-IC · 发表于 2014-4-25 09:48:34

回复 23# djhme

多多交流吧，我也是从这个论坛成长起来的，不过现在论坛已经衰落了，很多大神都走了，我估计也快了

ra3d · 发表于 2014-8-19 00:33:43

顶上来了~~~

liyanyu_1987 · 发表于 2014-8-23 10:56:25

工作了一段时间，说下我对综合的理解吧，如果有不对的地方，欢迎大神指正。
（1）、对于综合来说，主要关心setup问题，貌似不关心hold问题，对网表做组大程度地setup优化，可以史电路可以工作在最快的时钟下，对于hold问题一般交给后端解决。
（2）、set operation conditions设定，芯片时序分析条件，一般来说设置成ocv，具体原因忘记了，不敢胡乱说，建议看一下dc或者pt的user guide，里面有详细的解释
（3）、set_wire_load_model是线的估算模型，90ns一下，库中的模型不再准确一般使用zero的模型，当然这种情况对于综合来说需要有更大的margin,90以上？不知道选择原则是什么，当年做90以上的项目时很懵懂。
（4）、driving_cell在时序分析阶段，模拟端口外部有个器件在驱动输入端口，一般来说选择驱动能力比较小的Burrer，个人认为对于module级综合可以使用这种方法，但是对于top级综合用这个就不准确了，因为实际芯片工作你不可能使用一个库里的器件驱动整个芯片？
（5）、时钟的latency、uncertainty、transition设定应该具体情况具体分析，如果1mhz的时钟设成30%，那就太大了，最好还是找下后端人员，不同的工艺节点这些值貌似不同，注意在设置uncertainty时别忘了加上pll的jetter。个人觉得latency在综合时只是个估算的结果，但是在post sta时需要在网表中将时钟路径报出来，替换估算的结果。
（6）、对于input delay、output delay、input transition、output transition这些值，一般来说在芯片项目开发之初对订下来芯片的外设都是什么，到外设手册上查找每个端口的时序，然后计算出来这些值。如果没有手册建议设上一个比较宽松的约束例如40%，如果没有约束对于DC来说它不知道怎么做极有可能乱做。
（7）、hold不要去管，大概看一下路径是否正常就好，如果不正常很有可能是约束的问题，建议修改掉，否则后端按照错误的约束优化电路就杯具了。

shcet · 发表于 2015-5-13 17:31:47

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gonac · 发表于 2015-8-24 10:56:29

看着大神们的讨论，挺不错的，学到很多，我在DC的时候，看违例报告，发现会出现很多hold违例的，老师也说DC的时候不用考虑这个，但是一直不理解为什么呢？

集成小丑 · 发表于 2015-11-13 21:06:55

必须赞啊，解答很好

inter211 · 发表于 2016-6-18 13:21:38

顶贴赚积分

zor · 发表于 2016-10-13 15:09:14

看着三年前的帖子，，，，，，新得不能再新的新人，，，，实在是对DC不太懂啊，，，就没有模板吗？参数设置根据什么呢，到现在一脸蒙逼。。。

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