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楼主: 一力为侵

[求助] xilinx 的BUFG 在综合和布局布线的时候如何正确添加约束

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日月天河
发表于 2014-12-8 17:11:14 | 显示全部楼层
谢谢分享！
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rowen800
发表于 2014-12-8 17:17:43 | 显示全部楼层
我也发觉编译时有类似的问题，SRIO接口，警告时钟布线
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yariyari
发表于 2014-12-8 21:24:31 | 显示全部楼层
谢谢分享
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hg7230688
发表于 2015-3-11 00:15:57 | 显示全部楼层
学习了。感谢。
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you_238
发表于 2015-3-11 09:49:01 | 显示全部楼层
多谢分享
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13646198
发表于 2015-3-17 11:55:34 | 显示全部楼层
kankan
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wdhruien
发表于 2015-3-18 22:09:19 | 显示全部楼层
谢谢分享
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冬天之后
发表于 2015-3-18 23:45:31 | 显示全部楼层
谢谢分享 经验, good to know, thanks
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冬天之后
发表于 2015-3-18 23:45:56 | 显示全部楼层
谢谢分享 经验, good to know, thanks
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FinFET
发表于 2015-3-22 14:02:47 | 显示全部楼层
学习一下
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