fpga 添加文件报错

cwj1986521 · 发表于 2011-1-5 12:51:52

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No design units detected in file. 问下FPGA 我在添加代码的时候报这个问题，我咋的解决，能帮忙说下么？

shaweikang1984 · 发表于 2011-1-5 13:06:10

...
什么情况？？？

gaurson · 发表于 2011-1-5 13:09:55

你的代码是什么？可否放上内容？

cwj1986521 · 发表于 2011-1-5 13:23:53

module 123(clkin,clkout,locked
);
//module 55mhz(clkin,clkout,locked
// );
   input clkin;
   output clkout,locked;
   wire 55mhz;
   assign clkout = 55mhz;
//mydcm55 inst_55mhzclk (
inst_55mhzclk mydcm55(
.CLKIN_IN(clkin),
.CLKFX_OUT(55mhz),
.CLKIN_IBUFG_OUT(),
.CLK0_OUT(),
.LOCKED_OUT(locked)
);

endmodule

cwj1986521 · 发表于 2011-1-5 13:25:26

我是个新手，不知道咋的添加dcm到代码里面！哪位有相关信息给看看么？？

emaklutz · 发表于 2011-1-5 17:10:21

是不是DCM需要的库你没加？一般在模块最上面有，但是默认的被注释了好像。你看看
Library UNISIM;
USE UNISIM.VCOMPONENTS.ALL;

gaurson · 发表于 2011-1-6 12:49:51

楼上的，他的代码是verilog，你的添加库的代码是VHDL，不兼容的。楼主是不是在仿真的时候遇到的问题？可能你确实是没有加入FPGA的相关元件库，所以找不到这个DCM，你的例化方式倒是没错。

zhangjialiang · 发表于 2011-1-20 21:53:14

这个问题几年前遇到过，但忘了是什么原因，你多试试看，能找帮助文件找原因不？

bjzhaoxh77 · 发表于 2011-2-10 18:00:40

rtl可以由软件中的菜单加入，也可以直接加入脚本中。

dianxin05323 · 发表于 2011-2-12 14:18:08

在编译软件里还是仿真工具里碰到的问题呢，应该是生成的core没添加进工程里吧

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