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楼主: cdcll

about gated clock

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发表于 2006-9-26 21:40:22 | 显示全部楼层

这么多人讨论门控时钟呀,我来发表个意见

我觉得把clock接到enable端肯定有问题,实际上门控时钟就是让dff的CK端在不需要的case下不要接入clock的上升沿。所以enable 应该是前面所说的case的判断信号。
在asic design
Synopsys已经解决了自动加入clock gating 后formal verification的问题,至于加与不加,要看不同的项目,个人认为如果你design的timing, function问题没有解决之前,暂时不要玩自动的clock gating cell insertion,
至于design里面的clock gating, PT和Astro肯定可以解决,包括CTS和STA.
至于FPGA,
我觉得还是不要自动加clock gating了,因为power的考虑不是那么多,
如果是code里有clockgating的话,一种办法就是bypass掉,另外一种办法就是在clock gating cell的后面加一个BUFG,增大驱动能力。
说的不对的地方,各位大侠多指教
发表于 2006-9-27 08:03:05 | 显示全部楼层
什么gate clock,我用lattice的xp,没遇到过这个问题,是altera的问题吗?
发表于 2006-9-28 14:16:23 | 显示全部楼层
由于布线延时,门控时钟可能出现glitch,导致状态机混乱。
发表于 2006-9-28 15:53:16 | 显示全部楼层


原帖由 yinchyang 于 2006-9-26 21:40 发表
我觉得把clock接到enable端肯定有问题,实际上门控时钟就是让dff的CK端在不需要的case下不要接入clock的上升沿。所以enable 应该是前面所说的case的判断信号。
在asic design
Synopsys已经解决了自动加入clock  ...



恩,说得不错。觉得自动gating clock的功能,对power的优化也就一点点。真要做power管理,在全局手动做,用register控制,关掉一些block的clock就挺好了。
发表于 2006-10-4 23:27:33 | 显示全部楼层


原帖由 fourrivers 于 2006-9-28 15:53 发表
恩,说得不错。觉得自动gating clock的功能,对power的优化也就一点点。真要做power管理,在全局手动做,用register控制,关掉一些block的clock就挺好了。




用Register控制什么?关掉block的clock不就是采用clock gating的本意嘛。
我们这边的设计规范中规定:如果没有功耗方面的特殊需求,那么在RTL设计中一律不得使用clock gating。如果必须控制动态功耗,那么尽量直接调用工艺库中的clock gating cell
发表于 2006-10-5 15:02:09 | 显示全部楼层


原帖由 liuzhenyu73 于 2006-10-5 14:43 发表
clock gating又不是昨天才出来的。对于ASIC低功耗设计,我觉得还是让power compiler 自己加入吧。手动加需要多少工作量啊。astro的时钟综合布线缺省就是为gate clock的,这说明这个技术是成熟的。




嗯呐,动态功耗控制的主要方法之一就是clock gating
发表于 2006-10-8 20:21:10 | 显示全部楼层


原帖由 frankrick 于 2006-10-4 23:27 发表



用Register控制什么?关掉block的clock不就是采用clock gating的本意嘛。
我们这边的设计规范中规定:如果没有功耗方面的特殊需求,那么在RTL设计中一律不得使用clock gating。如果必须控制动态功耗,那么 ...



确实很多公司都不太用clock gating。

我的意思就是在大处管理power,小处就不考虑了。register指的是用户可写的寄存器,输出是一个block的enable。
如果用power compiler,threshold设为8,那么,如果一个enable信号控制8个以上的FF cell,估计会自动做clock gating吧。这样会插入很多gating cell吧。我觉得这样给STA和后端很多麻烦。
没有做过,只是自己试过,不知道大家做的时候都是怎么做的?

[ 本帖最后由 fourrivers 于 2006-10-8 20:22 编辑 ]
发表于 2006-10-9 12:05:49 | 显示全部楼层


原帖由 liuzhenyu73 于 2006-10-9 11:01 发表
thresh hold为8是最小为8,并不是说每8个FF就加入一个cg。所以,假如的cg并不是很多。加入cg之后感觉clock skew会加大,但是这些加入的clock skew如果不是很致命,也就忍了。毕竟cg可以减少20%德功耗。

FPGA中 ...



我明白你的意思。
我的意思是,这样做的话,设计者自己都不知道哪里插了clock gating cell,这样好吗?
如果sta和后端工具能够支持得很好的话,似乎也不是什么问题。
发表于 2006-12-22 16:30:12 | 显示全部楼层
顶顶顶顶!
发表于 2007-1-3 01:19:41 | 显示全部楼层


原帖由 liuzhenyu73 于 2006-10-9 11:01 发表
thresh hold为8是最小为8,并不是说每8个FF就加入一个cg。所以,假如的cg并不是很多。加入cg之后感觉clock skew会加大,但是这些加入的clock skew如果不是很致命,也就忍了。毕竟cg可以减少20%德功耗。
FPGA ...




现在FPGA的PLL中都集成了Clock Control功能,例如Stratix II的PLL就支持clkena信号,可以用来控制时钟输出,从而实现低功耗设计目标。BTW,即使时钟输出被disable了,PLL还是保持锁定状态,因此当时钟输出被enable时,PLL并不需要进行再同步。
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