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SystemVerilog 验证方法学_[J Bergeron著][北航出版社][2007年】

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发表于 2009-2-18 17:08:18 | 显示全部楼层 |阅读模式

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[ 本帖最后由 老扁 于 2009-2-18 17:18 编辑 ]
 楼主| 发表于 2009-2-18 17:21:26 | 显示全部楼层
SystemVerilog 验证方法学_[J Bergeron著][北航出版社][2007年][489页].part01.rar (4.77 MB, 下载次数: 2548 )
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发表于 2009-2-18 18:05:33 | 显示全部楼层

谢谢楼主~~~~~

SystemVerilog验证方法学
作者:(美)伯杰龙

                               
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基本信息
【评  价】

                               
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(共 18 条) 参与评论
【原 书 名】 Verification Methodology Manual for SystemVerilog
【作  者】(美)Janick Bergeron;Eduard Cerny;Alan Hunter;Andrew Nightingale [同作者作品] [作译者介绍]
【译  者】 夏宇闻;杨雷;陈先勇;徐伟俊;杨鑫[同译者作品]
【出 版 社】 北京航空航天大学出版社     【书 号】 9787811240795
【出版日期】 2007 年5月 【开 本】 16开 【页 码】 467     【版 次】1-1

编辑推荐
本书定义了高级的、以覆盖率为导向的功能验证的最新技术,工程师们能用它来提高芯片的开发能力和质量。该验证方法学必然对芯片的开发过程产生重大和深远的影响。

内容简介】
本书借助许多用SystemVerilog编写的例子,介绍和说明一套完整的验证方法学。它涵盖了所有最新的验证技术,其中包括:验证计划制定、 TestBench架构、受约束随机激励产生、以覆盖率为主导(coverage-driven) 的验证、基于断言(assertion-based)的验证、形式化分析,以及基于一个开放、完善的方法学上的系统级验证。此外,本书也包括标准程序库、VMM 和VMM检查器,从而可帮助缩短验证开发的时间。
本书可作为电子工程类、自动控制类、计算机类的大学本科高年级学生及研究生教学用书,亦可供其他工程人员自学与参考。

【作译者介绍】

                               
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本书提供作译者介绍
Janick Bergeron是为Synopsys公司工作的科学家,一本最畅销的书Writing Testbench-es:Functional Verification of HDL Models的作者,他也是验证规范仲裁主持人。他曾经在滑铁卢(Waterloo)大学获得电子工程硕士学位,在魁北克西谷提密(du Quebeca Chicoutime)大学获得工程学士学位,并在俄勒岗(Orgon)大学获得MBA学位。

【译者序】
这本书的翻译工作是由五位年轻人和我共同完成,其中四位是我的硕士研究生,目前正在 神州龙芯集成电路设计公司做着数字系统设计项目。还有一位是在美国工作的陈海慧先生,他是Synopsys公司负责验证技术的资深工程师,曾是我编写的《Verilog数字系统设计教程》 一书的读者,没有他的推荐和支持,本书的翻译不可能取得成功。 .
我的学生们是一群头脑灵活、充满活力、有毅力的年轻人。他们成长在中国大陆日益商业 化的社会变革中。社会上的各种现象,包括正面的或者负面的,不能不对他们产生影响。但是有一点我可以向读者保证,翻译本书的原动力绝对不是赢利而是学习的兴趣。这几位年轻人 都有主动学习的.. << 查看译者序

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发表于:2007-5-31 17:07:00
好多朋友问我,我可以保证地说,这不是入门教材,你要先学会sv再来看这本书!

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发表于:2008-9-21 16:11:00
又看了几页,感觉这书真丢人。夏老头作为作者,连起码的责任心都没有,就出书骗钱。浪费他人时间就是谋财害命。
118页 规则4-19 驱动器和监视器必须在区域执行。
原文 Rule 4-19 — Drivers and monitors shall execute in the reactive region.
120页 规则4-22 事务处理器必须在区域执行。
原文 Rule 4-22 — Transactors shall execute in the reactive region.

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发表于:2008-10-20 9:40:00
第四章,所有规则里的reactive都漏掉了。应该认真检查一下的。

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发表于:2008-10-20 9:38:00
周末两天里,放下陈见,通读了一遍第四章。
客观的说,翻译有些错误,译者的语言功底也有待提高,但态度比较端正。书还是值得看一下的,并没有我之前说的那么差。
另外,不管是哪个语言的版本,我感觉都不是很容易读懂。如果之前没有看过writing testbenches using systemverilog的话,这本VMM我认为是很难看懂的。而且writing testbenches using systemverilog和VMM在细节上也有很多不一致,也不能完全按照writing testbenches using systemverilog里的概念来读VMM。

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发表于:2008-9-19 9:07:00
原文 Using pre-simulation response prediction with dynamic response checking lets a simulation report any discrepancy while the design is in or near the state where the error occurs.
译文 当设计处于或接近发生错误的状态时,采用动态响应检查机制的仿真前,响应预测在仿真期间会报告观测到的响应与期望相应之间出现的任何失配。
在我看过的前两章中,类似的翻译非常多。大家觉得,这句话的翻译水平怎样?绕过英文学习vmm,看来是不太可能的。
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发表于 2009-2-18 18:36:27 | 显示全部楼层
应该很有用,可是偶用vhdl
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发表于 2009-2-18 18:53:20 | 显示全部楼层
非常感谢楼主,好书。
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发表于 2009-2-19 05:30:38 | 显示全部楼层
Thanks for sharing
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发表于 2009-2-19 05:32:35 | 显示全部楼层
Thanks for sharing
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发表于 2009-2-19 10:16:53 | 显示全部楼层
谢谢,下来学习学习
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发表于 2009-2-19 10:18:31 | 显示全部楼层
应该很有用
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发表于 2009-2-20 15:58:27 | 显示全部楼层
好书,收藏了,严重感谢楼主分享!
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