FPGA设计

w476073489 · 发表于 2014-6-22 15:52:14

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ADC量化数据为16bit位宽，50MHz数据同步时钟，共17根信号线输入至FPGA。现要求实现如下功能Vhdl、verilogHDL代码或者RTL逻辑框图。（二进制编码，输出要求相同）

A：流水输出每32个样点的平均值（当FPGA输入1至32个采样点后，输出这32个点的平均值，下一个周期输出2至33个样点平均值），平均值依然采用16bit量化值描述，输出数据源同步时钟依然为50MHz。

B：对ADC量化数据进行量化值统计，统计周期为65536（每65536个ADC数据样点统计出各种量化值的出现的次数，ADC量化值可能是0至65535之间任何数值），输出周期为65536，也就是说统计过程以65536个样点为周期，第一次统计范围为第1至第65536个样点，第二次统计第65537至第131072个样点。第一次统计结果的输出利用第二次统计值输入的65536个时钟周期，依次输出量化值为0至65535的样点出现的次数。输出延迟不大于65536+5个周期。

dotafengvs · 发表于 2014-6-23 10:11:58

你到底想求助啥？

w476073489 · 发表于 2014-6-23 21:05:53

回复 2# dotafengvs

怎样实现，给我分析一下

tianrongcai · 发表于 2014-6-26 14:29:43

看上去好像是课程设计，如果是工程实现，功能实现就可以

dotafengvs · 发表于 2014-6-26 16:37:20

第一个直接实现，第二个用状态机

jihuang0212 · 发表于 2020-11-5 09:46:18

thanks

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