抛砖引玉，同步器（三）

immonster · 发表于 2012-12-24 12:15:46

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多个信号跨时钟域

多个控制信号跨时钟域仅仅通过简单的同步器同步有可能是不安全的。

简单举例，b_load和b_en同步至a_clk时钟域，如果这两个信号有一个小的skew，将导致在a_clk时钟域中两个信号并不是在同一时刻起作用，与在b_clk中的逻辑关系不同。

解决的方法应该比较简单，就是将b_load和b_en信号在b_clk时钟域中合并成一个信号，然后同步至a_clk中。

如果遇到不能合并的情况，如译码信号。如下图

如果Bdec[0]、bdec[1]间存在skew将导致同步至a_clk中后译码错误，出现误码。在这种情况下，建议加入另一个控制信号，确保bdec[0]、bec[1]稳定时采。例如在bdec[0]、bec[1]稳定输出后一到两个周期b_clk域输出一个en信号，通知a_clk域此时可以采bdec[0]、bec[1]信号。这样可确保正确采样。

peterntu · 发表于 2012-12-24 21:48:28

请问LZ，同步之后，在aclk时钟域中打一拍可以吗？

immonster · 发表于 2012-12-25 09:50:58

这个要看你的设计了，如果这个信号要与别的信号对齐或者怎么样的话，就需要在a_clk时钟域里做点事情了

starmoonurf13 · 发表于 2013-1-3 01:51:34

请问楼主，bclk的两个信号合并为一个是用and门合并吗？有些不太理解，谢谢

zzfd97 · 发表于 2013-1-17 09:56:14

写的挺好的

zyj2012 · 发表于 2013-2-18 17:16:39

写的不错

mindy_xj · 发表于 2015-6-3 17:34:08

很棒！

小鸟探戈 · 发表于 2024-4-9 17:32:21

starmoonurf13 发表于 2013-1-3 01:51
请问楼主，bclk的两个信号合并为一个是用and门合并吗？有些不太理解，谢谢

用什么门合并是需要看你的设计需求。其实他的意思就是，如果需要同步的信号可以用组合逻辑合并成单bit信号，那就最好在b时钟域先处理好。当然，还有个需要注意的是，在b时钟域进行组合逻辑处理之后一定要用b时钟打一拍，确保是寄存器输出送到a时钟域，否则会有竞争冒险的风险

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