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本帖最后由 lhrace 于 2011-11-21 14:20 编辑
最近用FPGA+verilog设计了一个DDS发生器。
相关参数如下:
1、时钟频率400Mhz;
2、正弦余弦的采样点为16384个,大于16K;
3、频率精度为3.5uhz,48位相位累加器;
4、可以产生单频信号:3.5uhz到50Mhz的正弦,余弦,三角波,锯齿波(正向和反向)
5、可以产生调制信号如:AM,FM,FSK,PSK,ACK等多种波形;
6、可以进行调相,调幅,调频。
7、PWM输出方波占空比可调由1%到99%;
8、测量频率,利用等精度测频方法,阀门周期有0.01s/0.1s/1s三个,精度为 10e-7hz,测量范围1HZ到100Mhz
打算再增加一些其它功能,有意者可以相互探讨,特别是
有制板兴趣的更好,如果有机会可以合作生产一个全数字
功能的DDS发生器,在市场上也可以占有优势。
附件已经删除,不便之处请原谅 |
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