标准单元的版图

亭ting

请问有人知道，标准单元库中标准单元的版图应该怎么画吗？需要注意什么吗？好像所有的标准单元的高度要一致，然后还要有track和grid的限制？请问有人做过相关方面东西吗？请教一下啊！

9441575

模拟版图的工作啊，去那面问一问吧

seu_huzw

0. 安装工艺的PDK。
1. 找到工艺的PDK目录, 阅读PDK的使用文档。2. 参照文档，将PDK里面的晶体管library导入到virtuoso中。
4. 在virtuoso中建立自己的library，并attach到晶体管的library中。
5. 在自己的library下创建一个cell，指定类型为layout。（如果是画电路原理图就指定为schematic）
6. 在layout窗口，选定某一layer，然后就可以用鼠标画矩形框了。也可以直接从晶体管library中调用晶体管的layout，设置长宽等参数。
7. 画完版图后，做DRC，LVS检查，检查通过后，抽取带寄生参数网表。
8. 仿真验证抽取的网表，确保功能无误。
9. 使用表征化工具，读入带寄生参数网表、spice model、liberty格式lib model等文件，进行表征化，生成standard cell的lib文件。
10. 使用library compiler将lib文件转化成db文件。
11. 从virtuoso中将自己画的stardard cells导出gds，或其他相应格式，提供给后端使用PR使用。

在画版图之前，认真阅读工艺的DRC rule文档，里边说明各个layer的space, width, enclosure, extension, area等规则。
也可以把工艺提供的standard cell的gds导入到virtuoso中，看看别人是怎么画的。

lianaissmec

工作量大，仅仅从版图角度来考虑，有半规则以及track  高度等要求

亭ting

回复 2# 9441575


   也有在那里问了，就是觉得其实这个应该是有区别的，不同与一般意义上的画版图

亭ting

回复 3# seu_huzw

谢谢你的详细解释，我知道一般画版图怎么画的，就是觉得标准单元的版图应该有很多要求，比如track,还有统一高度，就是不太清楚这些。

亭ting

回复 4# lianaissmec


   我需要做的单元不多，都是一些基本的逻辑单元，还没开始画呐

亭ting

回复 3# seu_huzw

请问你的第10条，为什么要转化成db文件啊？

yanpflove

您好，
从Analog Layout（版图）板块跑过来，我才搞清楚您真正需要的是什么。
1，您并不需要设计用于自动布局布线的标准单元，您需要的只是画数字基本单元的版图，这些数字基本单元是模拟电路用的，将会用于手动布局和连线。
2，所以，您的问题属于模拟layout的范围，不是数字后端设计标准单元的内容。
3，我们模拟layout在画模块的时候，一般都是调入所有零散的单个器件，然后一个一个手动布局连线；但对于一些可以复用的单元，比如数字单元，它们重复性高，我们先将它们的版图画好，然后作为整体导入我们的模块，再和其他零散的器件一起布局连线。

  那么，我们结合这些数字单元的特点，来尝试找到设计它们版图时需要考虑的问题。
数字单元的特点：
1，CMOS逻辑，大多是一个PMOS对应一个NMOS，PMOS和NMOS的gate常常需要连在一起；
2，为了共用阱，以及电源线和地线，版图上，常常将多个数字单元排在一起；
3，数字单元有输入输出等PIN脚信息；
4， ……
数字单元版图设计需要考虑的问题：
1，布局上，PMOS和NMOS上下相对，gate通过poly相连；
2，N阱和P阱自然居于上下，Ntap和Ptap自然居于上下，电源和地线自然居于上下；
3，考虑单元并排放置时，相邻位置的处理，注意边界处的阱，金属，有源区等；
4，高度的确认，要看你打算并排放置的这些单元中最高的那个，一般的话，如果含有D触发器、加法器等复杂一点的数字单元，因为它们的连线更复杂一些，所以它们需要的高度是最大的，其他单元高度向它们看齐。
5，连线和PIN的位置需要再考虑一下未来的走线空间。
6，“Ctrl+P”打上PIN脚信息，方便layout XL确认连接关系
7， ……

亭ting

回复 9# yanpflove


   非常感谢您的回答，回答的很详细，好像明白了，真是太感谢了！