请问如何用verilog实现一个迭代方程呀?

kinglihongyu · 发表于 2019-2-28 14:40:09

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请问各位verilog如何实现以下这个功能:
运算精度为32比特,其中符号位1比特，整数部分9比特，小数部分23比特。迭代方程组如下:
x(i+1)=1-u*x(i)*x(i)
如果初值分别都知道,迭代次数1000,如何用verilog实现?我拿到后想来好久,都不知道怎么办,请大家多帮忙.万分感谢

chindis · 发表于 2019-2-28 17:08:26

用个ram，读出来乘完了，再写回去！用计数器循环

chindis · 发表于 2019-2-28 17:10:17

只有一个数啊，都不用ram了，直接用两个reg就可以

kinglihongyu · 发表于 2019-2-28 18:29:34

回复 3# chindis

我想输出一组数x[n],不好计算

chindis · 发表于 2019-3-1 08:46:10

本帖最后由 chindis 于 2019-3-1 08:50 编辑

回复 4# kinglihongyu

也好办吧，刚刚写错了，你看下crc校验，应该符合你说的结构

kinglihongyu · 发表于 2019-3-1 13:44:55

回复 5# chindis

我想算的是一个迭代的公式，和crc校验有什么关系吗？还是crc校验有什么其他的使用方法呀，，求明示

chindis · 发表于 2019-3-1 15:32:56

回复 6# kinglihongyu

都是一个迭代过程

chindis · 发表于 2019-3-1 15:34:13

回复 4# kinglihongyu

我明白你的困惑了，verilog没有数组，所以你产生的数据只能一拍一拍出去，而不像C语言输出一个数组

kinglihongyu · 发表于 2019-3-1 16:03:35

回复 8# chindis

好的，谢谢你

love萍萍 · 发表于 2019-3-2 13:35:09

要么时序拉长，1000cycle出一个数据，要么用流水线，一个cycle出一个数据。前者面积小，后者面积大，自己选吧。

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