LDO初学者遇到的一些问题，望各位不吝赐教！

seuer

本人研究生在读，刚开始学习设计LDO，现在处于理论学习和分析阶段，遇到了以下几个问题，希望各位大侠能帮小弟解惑，感谢！
现在我用的工艺主要是tsmc18和tsmc35。其中18工艺电源电压给1.8V，35工艺电源电压给3.3V。

Q1：之前仿真一些小电路，从来没有考虑过电源电压的问题，但是在LDO中供电电压作为输入信号是一个变化量，理论上可以高达5V、8V甚至更高的值，那我想问一下MOS管可以承受的工作电压应该是一个有限值，这两种工艺下应该是多少呢？或者说应该在哪里可以查到这个值呢？

Q2:VDD在做为LDO输入的同时也为EA\BGR等模块的供电电压，当输入电压不再是1.8V或者3.3V时，这些电路还能保持正常的增益或者输出稳定的VREF吗？ 在仿真这些模块时应该怎么针对电源电压变化这个问题仿真呢?

chenximing

Q1.找PDK工艺的电气参数文档
Q2.在普通情况下：BGR和电源电压没关系。EA的gain也和电源电压没关系。

sea11038

这些问题让我想起了读研刚进实验室时的自己。。。用自己的有限知识略微给你科普一下吧。
A1:能工作的最大电压要看PDK里的文档，tsmc的文档还是比较全的，一般都有说明，通常是典型工作电压上浮10%至20%左右，工艺厂能提供可靠性保证。例如0.18工艺的典型工作电压是1.8V，最高工作电压一般2V。典型工作电压，通常可以认为0.18工艺就是1.8V，0.35um就是3.5V，0.5um就是5V，能发现规律了吧？工艺线宽越小，则沟道越短，栅氧也越薄(tox约为最小栅长的1/50)，典型工作电压就越低，加过高电压就会有击穿的风险和可能。尽管0.18工艺的MOS管击穿电压一般能到典型电压的5倍以上甚至更高(这些文档tsmc应该也有的，类似于各种情况下的击穿电压分析或失效分析)，但没有人会这么设计，也没有人会这么用，设计产品必须要保证可靠性。0.18工艺里一般也有支持3.3V电压工作0.35um的器件，但占用面积会大，一般用在超过0.18um器件工作电压的地方，比如芯片某些输入输出端接口的电压是3.3V的，输入时要用3.3V器件接收一下，再通过电平移位电路(levelshift)转为内部电路的1.8V电压阈值范围；输出时先通过1.8V转3.3V的levelshift转为3.3V器件电压阈值范围再输出，如果需要更高的工作电压，就需要工艺提供更高压的器件，需要特殊加层的工艺，比如0.18umBCD工艺里也有40V器件等等。另外也别迷信仿真结果，0.18um的器件，即使仿真加很高的电压比如从0V扫描到50V也照样有仿真曲线输出，但记住这仅仅是软件而且不具备人工智能，只会根据错误的人为设置机械性地输出并不正确的仿真结果。

sea11038

A2:这些确实需要你自己认真去看教材了，比如拉扎维的、艾伦的教材，里边都有讲解。电源电压变化，增益肯定是会变化的，正常设计时增益是与电压成正向变化关系的，设计需要保证在最差条件下(比如最低工作电压)增益仍能满足设计的需求。与电源电压无关的基准倒是可以设计的，说是无关，其实是弱相关而已，是相关性可以忽略不计的相关，可以参考教材。电源抑制比，PSRR，可以自己科普一下，也是设计需要关注的重点之一。

seuer

回复 5# sea11038

我用之前设计的一个PMOS输入的二级运放仿真了一下在不同电源电压下的增益，发现增益是随着电源电压增大而下降的。还有提到的PSRR问题，这个是针对固定VDD时在其上叠加小信号测试出的结果吧，和我说的供电电压大范围变化可以理解为一个概念吗？

sea11038

回复 5# seuer
具体到所用工艺和电路设计，可能会有差别吧，无论正比或反比，应该从原理上分析原因，清楚产生这种结果的机理，这比单单知道结果本身更重要。PSRR与前述电压范围的问题没关系，我自己引入的，勿受困扰。

hehuachangkai

1.1X最大应用电压。BV的话，1.8V可以到3V左右，3.3V的可以到5V，6V可以到9V。

seuer

回复 3# sea11038


   嗯嗯，多谢您的指教。帮我这个小菜鸟科普了一波。   那看来在1.8V电压下做带隙基准就应该采用电流模式的结构，输出低于1.2V的基准电压，不然感觉靠近VDD部分的cascode电流镜很难饱和。是应该这样想吗？

seuer

回复 7# hehuachangkai


1.1*看懂了。  BV是什么，帮小弟科普一下。是一种工艺吗？

seuer

回复 6# sea11038

嗯嗯，我当时仿真的时候是保持输入共模电压不变，然后只提高VDD电平。我观测了一下各关键节点的DC voltage，发现cs输出端的点位发生了明显的下降，应该是这个原因导致增益有了变化。不过变化也是很小的，大概会浮动2dB。但导致输出点电位下降的原因我目前推测是偏置电路还是和VDD呈弱相关关系的，VDD变化后，偏置电流多多少少有些增加（UGB随着VDD变大而变大），导致OP静态工作点变化，增益变化。但目前还不知道这个是不是主要原因。