求助大神 代码出现死循环了

sdwr123

很简单：在组合电路里，你把输出又连接到输入。

nativeda

VCS仿真结果

是否可综合跟仿真结果有毛关系

yuanpin318

只要C/2=0, 你就死循环了。

peterlin2010

只要C/2=0, 你就死循环了。
yuanpin318 发表于 2018-4-12 22:41

                               
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    那该如何改比较好?

不过一般 always 不是习惯 posedge ..方式使用吗?
会何会写 c/2

如果是要 0.5 个c
那是否可以使用 posedge /negedge 方式??

如果C是 [4:0]  , 那一半c 可能是 2'b10000
可以用  c== 2'b10000判断吗?

yuanpin318

回复 14# peterlin2010


    1. 这个代码肯定不可以综合，放在testbench中还可以改进。

    2.

不知道你的timescalez的设置， 如果C/2的单位不是太小，

试一下这个吧，

，

虽然C/2 = 0时，有1step delay,但应该不会死循环了。我用systemverilog的语法提高一下可读性吧。感觉你要建立一个类似锁相环的东西。
          always begin
            if (c/2 !== 0)  #C/2*1ns);
            else #1ps;
            E=~E;
            end

yvhksovo

好多设计问题在验证区来问，如果你要产生方波，为何不用时钟控制呢；你这种写法很容易出现逻辑环啊～

494693243

很奇特的代码， 要实现啥功能
？