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查看: 4167|回复: 6

[原创] 阱res ring 的电位

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发表于 2018-3-27 14:38:09 | 显示全部楼层 |阅读模式

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本帖最后由 小支 于 2018-3-27 14:41 编辑

hello,guys我其实一直都有个问题想问一下,我以N阱电阻来举例,
他的原理图是这样的:
RES.jpg

layout 我需要先做一个n+ ring ,然后再做一个 p+ ring

RES_layout.jpg

最后把这两个ring相连,做成vss , 这样lvs是没有问题的,我想请问大家一下,这样做ok吗?相当于把 阱电阻 的阱和p+ring一同拉到vss

RES_layout_ring.jpg

by the way , 这样lvs是没问题,但是ERC 会有一个问题,一般我也是忽略,大家有不同的看法吗?

lvs.jpg lvs1.jpg
发表于 2018-3-27 16:08:53 | 显示全部楼层
N+ ring接高电位才有意义;为什么要做Nwell电阻,本身阻值不容易控制,工艺里没有Hi-poly电阻吗?!

如果是需要把这个电阻保护起来,就是用N+接高,P+接地,双隔离;
个人愚见
发表于 2018-3-28 10:01:36 | 显示全部楼层
N+ ring接高电位才有意义; Yes , 效果比較好  
为什么要做Nwell电阻? 通常是需要高阻值 , 阻值不用太精準時 使用 , 還有其他用途.
ERC 部分,通常只要確認 designer 要這樣做就可忽略.
 楼主| 发表于 2018-3-28 10:11:10 | 显示全部楼层
回复 2# graywang1973

thanks当然也会用高阻值的res,使用nwell也有使用它的考量,你所说的nwell ring 接vdd,double ring 隔离,我都理解
只是如果这个res器件是一个三端器件(注意是三端器件),res的本身是一个p型的res,自然我们就会用n+ring 包裹,当要求有一端
是VSS(如上图器件),这个时候我们就会在n+ring 外面在裹一圈 p+ring,
如果按照正常情况,n+ring 接高  p+ring 接低,lvs是会有问题,
如果把这两个ring短接 ,接vss,ok  lvs 没问题
问题是这样的!
这两个ring是否可以短接,pass吗?
若不可以,要如何才能过lvs呢?
这才是我想要问的问题,谢谢你的回答!
 楼主| 发表于 2018-3-28 10:13:44 | 显示全部楼层
回复 3# motofatfat


   thanks ,三端器件res 才是我想要问的关键。
发表于 2018-3-28 10:31:32 | 显示全部楼层
这两个ring是否可以短接,pass吗? 可以,效果較差 ,
若不可以,要如何才能过lvs呢?改 L (layer) V (rule file)  S (sch)
2個ring分開接效果較佳 , 看 第3端  指哪一個 ?
在 sch 上 按照 n ring 接VDD, p ring接 GND的方式 , 改sch .
有些 第3端 是 p ring 我們 在外面加 n ring , sch 第3端 接 VSS
有些 第3端 是 n ring 我們 在外面加 p ring , sch 第3端 接 VDD
一般 rule 是不會管外面哪一個 ring 你的 圖我看不清楚 , 看來有些 外圈 layer 層 圍的太裡面了.
 楼主| 发表于 2018-3-28 13:50:13 | 显示全部楼层
回复 6# motofatfat


   谢谢的你的回复!(先注明一下:第三端如图是中间的一端,是ring)
按照你的理解,其实应该在前端设计的时候应该就考虑该res的类型,如果是p 型的res,该端接 vdd。如果是n 型的res,该端接 vss。

如果是这么理解的话,就不存在我上述提到的问题了,ring 的电位 像你所述。
那我就要问清楚前端的designer,为什么他设计的电路p 型res ,第三端接vss!
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