tmax跑出来的pattern在实际芯片上失效

yutou95

tmax生成的dft pattern，用tmax fault simulation以及VCS仿真parallel模式，都可以pass，显示0 mismatch，但是用实际的芯片去跑的时候，会出来几千个位置的失效，失效位置不同芯片之间有细微差异，但是大致是相同的。
用vcs去跑的时候是有加上sdf文件的，跑了几个conner都是0mismatch

想请问有没有人知道这是怎么回事？大家都是怎么处理这种情况的？

黑崎一护776

是不是跑serial更真实一点

jacky.sun

跑一下serial试试

yutou95

回复 2# 黑崎一护776

跑过serial，也是0mismatch

yutou95

回复 3# jacky.sun serial 和 parallel模式都是0mismatch，很困惑

慢慢啃骨头

有可能是制成工艺上的问题导致的fault吧

yutou95

回复 6# 慢慢啃骨头

基本所有的dies回来都会有或多或少的失效，且失效并不是很稳定。这样子的话，基本dft pattern就没法用了。
想请教一下，一般这种失效都是怎么处理的？

ustc12

试过加电压或者降时钟了吗？shmoo做了吗？

eda—wdy

回复 8# ustc12


    shmoo是什么 能解释下吗

yutou95

回复 8# ustc12


   加电压，降时钟，移动采样点都试过，但是出来的fail点一直不稳定。