跪求設計10-bit 40MS/s Pipeline ADC

jimboy811

小弟要設計一個10-bit 40MS/s Pipeline Analog-to-Digital Converter
要求如下:
10bit pipeline ADC should be designed for the sampling rate of 40MS/s. The pipeline can use a 3.5-bit front MDAC. The MDAC should be designed in a 0.35um 3.3V CMOS process. The differential input signal range is +2V to -2V. The specifications of the fully-differential amplifier (bandwidth, gain, slew rate, noise etc.) are to be derived.

但小弟知識有限，現跪求各位大大 請教我一下要怎樣做 如要先計算什麼? 然後要設計什麼?

這些步驟(誠懇求教)!!

kefei_009

一言难尽！！！！！！！！

ipmsn5

清华的李福乐老师正在教这个，你可以去听他的课。不过学费比较不便宜

2600大元

sswong

像上面大大所說, 是一言難盡. 我只可以給你一些概念步驟而己. 讓你有一些印象

1. 你己經知道 input range 有多大, 一般的 case 都是 ktc noise 是最嚴重的, 所以你從 ktc 的公式就可以知道你的電容大概用多大, (亦即是說選一個單位電容的 size 讓你的 ktc noise 少於你 ADC 的 一個 LSB )

2. 第一級的 MDAC 要用幾 bit per stage (1.5b, 2.5b 等), 這決定了你 closed loop 的 feedback factor

3. 決定了 bit per stage, 那你就知道後級需要多精準的 MDAC 輸出, 就決定了第一級 MDAC 裡 OPAMP 的 precision ( 就是 GAIN ). 它的 finite gain error 大概就是 (A / 1 + AB), A 是 GAIN , B 是 feedback factor.

4. 40M 的 ADC, 如果你的周期是一半一半的話, 代表你的 MDAC 要在 12.5ns 內要把輸出訊號穩定, 當然其中包括了 OPAMP 的 slewing time , 還有 non-linear settling (跟 OPAMP bandwidth 有關).

5. 所以你可以分配你的 slewing time 是多少, 就決定了你 OPAMP 的總電流用多少, 剩下的就是跟 bandwidth 有關, 公式我己經忘了, 可以查一下 paul gray 的學生 thomas cho 的 thesis.

i0977454522

Differential ADC Driver Amplifier

June君

回复 3# ipmsn5
请问清华大学李福乐老师的ADC相关教学视频在哪里可以看到？

peterlin2010

回复 6# June君


    see

http://bbs.eetop.cn/viewthread.php?tid=195143