求助：有用过VCS MX的吗？

飞鸟一帆

我也遇到这个问题

yongyuan_3166

生成的那些中间文件你不用管怎么用，只要按照步骤来就可以。
第一步：先清理环境，把生成的中间文件全部删除，避免对接下来的步骤造成干扰。
第二步：使用vhdlan编译所有的vhdl文件
第三步：使用vlogan编译所有的sverilog文件
第四步：vcs -debug top   （top 指的是顶层）
第五步：./simv

honglin23

现在看可以的，不知道后仿是不是可以

honglin23

回复 12# yongyuan_3166

Using VHDL Procedures or Verilog System Tasks
Analysis
Always analyze Verilog before VHDL.

% vlogan [vlogan_options] file1.v file2.v

% vhdlan [vhdlan_options] file3.vhd file4.vhd

Note:



Specify the VHDL bottommost entity first, then move up in order.
Elaboration
This can be done in following two ways:
•


% vcs -fsdb [elab_options] top_module/entity/cfg


•


For –P tab flow, replace vcsd.tab with novas.tab, where novas.tab is available in:
<NOVAS_INST_DIR>/share/PLI/VCS/${PLATFORM}/novas.tab
Replace vhpi debussy with novas at runtime. That is, replace
-vhpi debussy:FSDBDumpCmd with
-vhpi novas:FSDBDumpCmd
The following is the use model:
vcs -debug_pp -P $DEBUSSY_LIB/novas.tab $DEBUSSY_LIB/pli.a
     simv –vhpi novas:FSDBDumpCmd
Simulation

% simv [run_options]

手册上的有点区别，但是按照手册没搞定

jason_han_2005

makefile里 -verilog 报这个错误，改成-sverilog