SERDES设计中的问题：关于PhaseNoise和Jitter

bigb24 · 发表于 2016-11-13 22:29:55

好帖子。不知道最近楼主有什么结论吗

jjuncico · 发表于 2017-1-10 16:34:12

回复 16# 孙园杰

goooooooooooood

zhou_1234 · 发表于 2017-6-1 16:44:48

thanks

zhx19870921 · 发表于 2017-6-20 15:53:43

学习一下

模拟生活8 · 发表于 2017-7-7 17:23:18

谢谢分享

christ0426 · 发表于 2018-2-3 17:30:57

多谢分享

sanbanjji · 发表于 2018-2-4 13:33:32

请问phase noise与jitter除了用Spectre 仿真外，可以用Hspice仿真吗？
如果可以，有参考的案例借鉴一下吗？ ...
vera881226 发表于 2015-12-11 15:18

登录/注册后可看大图

Hspice仿真没有 PSS/PNOISE

zhqhxj127 · 发表于 2018-3-28 09:59:02

学习下

kanchiam · 发表于 2018-3-29 08:43:21

1. pll有很多block,每一個block都有noise,大多數來自two path
一個是從reference clock，另一個是vco本身。
2.調整 closed loop bandwidth可以選擇主要noise 來源,所以跟bandwidth相關的parameter都要可以調整
3.如果調整kvco讓你的performance有很大幫助，有可能是closed loop bandwidth下降，也有可能vco 較不
sensitive,建議可從charge pump大小下手

Thomas_Bai · 发表于 2018-10-26 11:07:12

回复 47# sanbanjji

你找到了吗？我也找Hspice pss的仿真

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