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查看: 10270|回复: 25

[求助] 如何在FPGA工程内保护自己的源代码？

发表于 2017-12-22 11:11:07 | 显示全部楼层 |阅读模式

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我们自己研发了一个IP，现在客户想跟我们做一个合作，需要在项目前期的时候把我们的IP和客户的设计集成到一个FPGA工程中去，做一些早期验证。请教板上众位大咖，有没有什么保护我们自己IP源代码的办法？

比如我只知道ncprotect可以对verilog代码加密，但是加了密以后的代码可以被FPGA使用（vivado综合）吗？谢谢！

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发表于 2017-12-22 11:36:03 | 显示全部楼层

不知道，帮顶。
为了让别人消化困难，可以乱改信号名字，甚至名字故意取反。
但这些小手段还是无法阻止别人看得懂。。。
是不是可以给网表？？

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楼主| 发表于 2017-12-22 12:36:12 | 显示全部楼层

回复 2# YYFFLLMMNN

信号名字乱改起来还是很麻烦的，工作量不少。网表倒是有一定保护性，但是不知道有没有那种通过网表推回verilog代码的工具……要是有的话估计也够呛……

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发表于 2017-12-22 13:37:06 | 显示全部楼层

看你們是用哪家fpga ,裏頭有相關的轉檔方式
可以達到你要的目的

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发表于 2017-12-22 13:38:20 | 显示全部楼层

你參考看看 http://www.cnblogs.com/oomusou/archive/2011/02/12/ise_ngc.html

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发表于 2017-12-22 13:39:11 | 显示全部楼层

http://www.cnblogs.com/oomusou/archive/2011/02/12/ise_ngc.html

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楼主| 发表于 2017-12-22 14:13:28 | 显示全部楼层

回复 4# vitohong

我们用的是xilinx的FPGA。刚在xilinx的网站上查了一下，貌似目前xilinx vivado不支持这种给verilog加密的功能。如果你想release IP用于商业用途，你得跟xilinx签NDA，加入一个人家的alliance。

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发表于 2017-12-22 15:43:13 | 显示全部楼层

如果是這個樣子你只能先合成netlist了
但是這樣比較沒辦法保障你自己

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楼主| 发表于 2017-12-23 17:02:20 | 显示全部楼层

回复 8# vitohong

还是谢谢你的回复！

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发表于 2017-12-23 19:31:36 | 显示全部楼层

回复 7# tezhong
可以找我给您弄

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