SerDes专题一——高速低抖动PLL/DLL/CDR电路专题

mustafa16 · 发表于 2017-8-17 13:04:33

thanks

mustafa16 · 发表于 2017-8-17 13:09:01

thanks

eleven111aaa · 发表于 2017-8-23 22:20:29

楼主，有个关于Verilogams的例子的网页您记得吗？里面有好多pll的例子，我找不到了~~

mcgrady · 发表于 2017-8-24 19:14:24

Thanks a lot

固执的寻觅 · 发表于 2017-8-25 11:38:21

回复 316# eleven111aaa

在这个帖子里有啊

eleven111aaa · 发表于 2017-8-28 15:03:11

回复 318# 固执的寻觅

我找一下，谢谢！
1）另外请教一下，pll行为级veriloga仿真，在时域里，需要关注哪些东西？
2）要将各个模块的抖动都仿真完，数字带到模型中，然后看pll输出时钟的抖动，计算rms值？
3）这样仿真之后的抖动既包含确定性抖动又包含随机性抖动吧？如何指导电路设计呢？

谢谢！

沙河烟酒僧 · 发表于 2017-10-11 16:14:59

感谢分享

固执的寻觅 · 发表于 2017-10-17 10:22:53

回复 320# 沙河烟酒僧

你喜欢就好！

tobytian · 发表于 2017-10-17 17:37:48

赞赞 thx

wshx · 发表于 2017-10-28 10:34:54

[资料] SerDes专题一——高速低抖动PLL/DLL/CDR电路专题

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