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楼主: 固执的寻觅

[资料] SerDes专题一——高速低抖动PLL/DLL/CDR电路专题

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发表于 2017-2-28 09:21:49 | 显示全部楼层
谢谢楼主分享!
鉴于这里是SerDes专题,借地方请教一点儿问题 关于CDR抖动容忍能力在不同频率下的最大值,大神们是怎么计算的呢?我看资料,有将某个固定频率的正弦波对时间求导,取导数最大值,然后要求CDR在单位时间调整的相位大于这个值,定其它参数。这里我不是很懂,为什么取导数最大值呢?因为是最大值,即使相位调整时没跟上这一步,后面也有可能跟上吧,还有环路延迟有多大影响呢?谢谢大家!
发表于 2017-3-1 08:30:21 | 显示全部楼层
发表于 2017-3-1 11:11:09 | 显示全部楼层
Thanks for your sharing
发表于 2017-3-1 17:08:25 | 显示全部楼层




关于这个问题,楼主大神能指导一下吗?
发表于 2017-3-1 22:33:48 | 显示全部楼层
牛逼啊,这个下载量
发表于 2017-3-3 17:07:26 | 显示全部楼层
发表于 2017-3-5 19:47:49 | 显示全部楼层
顶这个
发表于 2017-3-10 11:04:34 | 显示全部楼层
多谢分享
发表于 2017-3-12 06:25:35 | 显示全部楼层
good!
发表于 2017-3-15 13:42:13 | 显示全部楼层
回复 7# 固执的寻觅

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