uvm例程中的问题求解

dreamore

各位前辈早上好~  本菜鸟看例程代码有些不太理解的地方，以下是粗略：

class iMonitor extends uvm_monitor;
    ................
    ................
    ................
    virtual task run_phase(uvm_phase phase);
        packet tr;
        forever begin
           tr= packet::type_id::create("tr",this);
           get_packet(tr);
           analysis_port.write(tr);
        end
    endtask: run_phase

    virtual get_packet(packet tr);
        ............
        ............
        forever begin
           ........
           ........
        end
    endtask: get_packet

endclass

首先这个例程可以正常仿真并且结果也正确，可是以上这段我就理解不上去了，run_phase里面调用了get_packet(), get_packet()里面又有一个forever循环，那么为啥analysis_port.write(tr)最终还会被调用嘞。
希望看到帖子的各位老师帮小弟分析解惑一下，感激不尽。

附件中时iMonitor全部源代码。
iMonitor.rar (1.96 KB , 下载次数: 4 )

2017-9-15 08:59 上传

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chenfengrugao

回复 1# dreamore

当vif.iMonClk.frame_n[port_id] == 1 且 i == 8的时候就return. 这时就退出get_packet()，可以继续执行analysis_port.write()

   

angry_grina

同上，搜return

dreamore

回复 2# chenfengrugao

昂  这样  吼吼  谢谢峰哥！ 里面有一句 for(int i=0;i<8;i=i)
这写法是啥意思嘞

dreamore

回复 3# angry_grina


   谢谢谢谢 ，非常感谢

dreamore

回复 2# chenfengrugao


   看到您的VIM 界面就顺便再问下哈， umv的语法高亮是咋弄嘞

chenfengrugao

回复 4# dreamore


    我觉得是i=i是笔误吧，是你不小心删了吧。你查查最原始的代码？

chenfengrugao

回复 6# dreamore


    我的不是VIM，是emacs。VIM的话，你看看这个http://bbs.eetop.cn/viewthread.php?tid=297523  我没试过，不保证能用，哈哈。

zzj0329

回复 4# dreamore


   其实可以空着的，如for(;;)，可能uvm不支持这种写法，所以写了个多此一举的操作i=i，而真正需要的i++在for循环主体里datum[i++]里实现了

chenfengrugao

   

回复  dreamore


    我的不是VIM，是emacs。VIM的话，你看看这个  我没试过，不保证能用，哈哈。
chenfengrugao 发表于 2017-9-15 10:49

                               
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    在syntax\systemverilog.vim中增加两行：

syntax match svUVM "\(`\?uvm_\w\+\)"
highlight! default link svUVM Function

效果如下：